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源码开发语言/平台
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ppc4xx.h
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：15k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

ppc4xx.h：源码内容
  1. /*
  2.  * BK Id: SCCS/s.ppc4xx.h 1.3 05/17/01 18:14:25 cort
  3.  */
  4. /*
  5.  *
  6.  *    Copyright (c) 1999 Grant Erickson <grant@lcse.umn.edu>
  7.  *
  8.  *    Module name: ppc4xx.h
  9.  *
  10.  *    Description:
  11.  * A generic include file which pulls in appropriate include files
  12.  *      for specific board types based on configuration settings.
  13.  *
  14.  */
  16. #ifdef __KERNEL__
  17. #ifndef __PPC4XX_H__
  18. #define __PPC4XX_H__
  20. #include <linux/config.h>
  22. #ifndef __ASSEMBLY__
  24. #if defined(CONFIG_OAK)
  25. #include <platforms/oak.h>
  26. #endif
  28. #if defined(CONFIG_WALNUT)
  29. #include <platforms/walnut.h>
  30. #endif
  32. /* IO_BASE is for PCI I/O.
  33.  * ISA not supported, just here to resolve copilation.
  34.  */
  36. #ifndef _IO_BASE
  37. #define _IO_BASE 0xe8000000 /* The PCI address window */
  38. #define _ISA_MEM_BASE 0
  39. #define PCI_DRAM_OFFSET 0
  40. #endif
  42. /*
  43.  * The "residual" board information structure the boot loader passes
  44.  * into the kernel.
  45.  */
  46. extern unsigned char __res[];
  48. /* I don't know if this is general to 4xx, or unique to a specific
  49.  * processor or board.  In any case it is easy to move.
  50.  */
  51. #define PPC4xx_PCI_IO_ADDR ((uint)0xe8000000)
  52. #define PPC4xx_PCI_IO_SIZE ((uint)64*1024)
  53. #define PPC4xx_PCI_CFG_ADDR ((uint)0xeec00000)
  54. #define PPC4xx_PCI_CFG_SIZE ((uint)4*1024)
  55. #define PPC4xx_PCI_LCFG_ADDR ((uint)0xef400000)
  56. #define PPC4xx_PCI_LCFG_SIZE ((uint)4*1024)
  57. #define PPC4xx_ONB_IO_ADDR ((uint)0xef600000)
  58. #define PPC4xx_ONB_IO_SIZE ((uint)4*1024)
  60. #endif /* __ASSEMBLY__ */
  62. /* Device Control Registers unique to 4xx */
  64. #define DCRN_BEAR 0x090 /* Bus Error Address Register */
  65. #define DCRN_BESR 0x091 /* Bus Error Syndrome Register */
  66. #define   BESR_DSES     0x80000000 /* Data-Side Error Status */
  67. #define   BESR_DMES 0x40000000 /* DMA Error Status */
  68. #define   BESR_RWS 0x20000000 /* Read/Write Status */
  69. #define   BESR_ETMASK 0x1C000000 /* Error Type */
  70. #define     ET_PROT 0
  71. #define     ET_PARITY 1
  72. #define     ET_NCFG 2
  73. #define     ET_BUSERR 4
  74. #define     ET_BUSTO 6
  75. #define DCRN_CHCR0 0x0B1 /* Chip Control Register 1                    */
  76. #define DCRN_CHCR1 0x0B2 /* Chip Control Register 2                    */
  77. #define DCRN_CHPSR 0x0B4 /* Chip Pin Strapping                         */
  78. #define DCRN_CPMER 0x0B9 /* CPM Enable                                 */
  79. #define DCRN_CPMFR 0x0BA /* CPM Force                                  */
  80. #define   CPM_IIC 0x80000000  /* IIC interface                          */
  81. #define   CPM_PCI 0x40000000  /* PCI bridge                             */
  82. #define   CPM_CPU 0x20000000  /* processor core                         */
  83. #define   CPM_DMA 0x10000000  /* DMA controller                         */
  84. #define   CPM_BRG 0x08000000  /* PLB to OPB bridge                      */
  85. #define   CPM_DCP 0x04000000  /* CodePack                               */
  86. #define   CPM_EBC 0x02000000  /* ROM/SRAM peripheral controller         */
  87. #define   CPM_SDRAM 0x01000000  /* SDRAM memory controller                */
  88. #define   CPM_PLB 0x00800000  /* PLB bus arbiter                        */
  89. #define   CPM_GPIO 0x00400000  /* General Purpose IO (??)                */
  90. #define   CPM_UART0 0x00200000  /* serial port 0                          */
  91. #define   CPM_UART1 0x00100000  /* serial port 1                          */
  92. #define   CPM_UIC 0x00080000  /* Universal Interrupt Controller         */
  93. #define   CPM_TMRCLK 0x00040000  /* CPU timers                             */
  94. #define   CPM_EMAC_MM 0x00020000  /* on-chip ethernet MM unit               */
  95. #define   CPM_EMAC_RM 0x00010000  /* on-chip ethernet RM unit               */
  96. #define   CPM_EMAC_TM 0x00008000  /* on-chip ethernet TM unit               */
  97. #define DCRN_CPMSR 0x0B8 /* CPM Status                                 */
  99. #define DCRN_DMACR0 0x100 /* DMA Channel Control Register 0             */
  100. #define DCRN_DMACT0 0x101 /* DMA Count Register 0                       */
  101. #define DCRN_DMADA0 0x102 /* DMA Destination Address Register 0         */
  102. #define DCRN_DMASA0 0x103 /* DMA Source Address Register 0              */
  103. #define DCRN_ASG0 0x104 /* DMA Scatter/Gather Descriptor Addr 0       */
  105. #define DCRN_DMACR1 0x108 /* DMA Channel Control Register 1             */
  106. #define DCRN_DMACT1 0x109 /* DMA Count Register 1                       */
  107. #define DCRN_DMADA1 0x10A /* DMA Destination Address Register 1         */
  108. #define DCRN_DMASA1 0x10B /* DMA Source Address Register 1              */
  109. #define DCRN_ASG1 0x10C /* DMA Scatter/Gather Descriptor Addr 1       */
  111. #define DCRN_DMACR2 0x110 /* DMA Channel Control Register 2             */
  112. #define DCRN_DMACT2 0x111 /* DMA Count Register 2                       */
  113. #define DCRN_DMADA2 0x112 /* DMA Destination Address Register 2         */
  114. #define DCRN_DMASA2 0x113 /* DMA Source Address Register 2              */
  115. #define DCRN_ASG2 0x114 /* DMA Scatter/Gather Descriptor Addr 2       */
  117. #define DCRN_DMACR3 0x118 /* DMA Channel Control Register 3             */
  118. #define DCRN_DMACT3 0x119 /* DMA Count Register 3                       */
  119. #define DCRN_DMADA3 0x11A /* DMA Destination Address Register 3         */
  120. #define DCRN_DMASA3 0x11B /* DMA Source Address Register 3              */
  121. #define DCRN_ASG3 0x11C /* DMA Scatter/Gather Descriptor Addr 3       */
  123. #define DCRN_DMASR 0x120 /* DMA Status Register                        */
  124. #define DCRN_ASGC 0x123 /* DMA Scatter/Gather Command                 */
  125. #define DCRN_ADR 0x124 /* DMA Address Decode                         */
  127. #define DCRN_SLP        0x125   /* DMA Sleep Register                         */
  128. #define DCRN_POL        0x126   /* DMA Polarity Register                      */
  131. #define DCRN_EBCCFGADR 0x012 /* Peripheral Controller Address              */
  132. #define DCRN_EBCCFGDATA 0x013 /* Peripheral Controller Data                 */
  133. #define DCRN_EXISR 0x040    /* External Interrupt Status Register */
  134. #define DCRN_EXIER 0x042    /* External Interrupt Enable Register */
  135. #define   EXIER_CIE 0x80000000 /* Critical Interrupt Enable */
  136. #define   EXIER_SRIE 0x08000000 /* Serial Port Rx Int. Enable */
  137. #define   EXIER_STIE 0x04000000 /* Serial Port Tx Int. Enable */
  138. #define   EXIER_JRIE 0x02000000 /* JTAG Serial Port Rx Int. Enable */
  139. #define   EXIER_JTIE 0x01000000 /* JTAG Serial Port Tx Int. Enable */
  140. #define   EXIER_D0IE 0x00800000 /* DMA Channel 0 Interrupt Enable */
  141. #define   EXIER_D1IE 0x00400000 /* DMA Channel 1 Interrupt Enable */
  142. #define   EXIER_D2IE 0x00200000 /* DMA Channel 2 Interrupt Enable */
  143. #define   EXIER_D3IE 0x00100000 /* DMA Channel 3 Interrupt Enable */
  144. #define   EXIER_E0IE 0x00000010 /* External Interrupt 0 Enable */
  145. #define   EXIER_E1IE 0x00000008 /* External Interrupt 1 Enable */
  146. #define   EXIER_E2IE 0x00000004 /* External Interrupt 2 Enable */
  147. #define   EXIER_E3IE 0x00000002 /* External Interrupt 3 Enable */
  148. #define   EXIER_E4IE 0x00000001 /* External Interrupt 4 Enable */
  149. #define DCRN_IOCR 0x0A0    /* Input/Output Configuration Register */
  150. #define   IOCR_E0TE 0x80000000
  151. #define   IOCR_E0LP 0x40000000
  152. #define   IOCR_E1TE 0x20000000
  153. #define   IOCR_E1LP 0x10000000
  154. #define   IOCR_E2TE 0x08000000
  155. #define   IOCR_E2LP 0x04000000
  156. #define   IOCR_E3TE 0x02000000
  157. #define   IOCR_E3LP 0x01000000
  158. #define   IOCR_E4TE 0x00800000
  159. #define   IOCR_E4LP 0x00400000
  160. #define   IOCR_EDT      0x00080000
  161. #define   IOCR_SOR      0x00040000
  162. #define   IOCR_EDO 0x00008000
  163. #define   IOCR_2XC 0x00004000
  164. #define   IOCR_ATC 0x00002000
  165. #define   IOCR_SPD 0x00001000
  166. #define   IOCR_BEM 0x00000800
  167. #define   IOCR_PTD 0x00000400
  168. #define   IOCR_ARE 0x00000080
  169. #define   IOCR_DRC 0x00000020
  170. #define   IOCR_RDM(x) (((x) & 0x3) << 3)
  171. #define   IOCR_TCS 0x00000004
  172. #define   IOCR_SCS 0x00000002
  173. #define   IOCR_SPC 0x00000001
  174. #define DCRN_KIAR 0x014 /* Decompression Controller Address           */
  175. #define DCRN_KIDR 0x015 /* Decompression Controller Data              */
  176. #define DCRN_MALCR 0x180 /* MAL Configuration                          */
  177. #define   MALCR_MMSR    0x80000000    /* MAL Software reset                   */
  178. #define   MALCR_PLBP_1  0x00400000    /* MAL reqest priority:                 */
  179. #define   MALCR_PLBP_2  0x00800000    /*   lowsest is 00                      */
  180. #define   MALCR_PLBP_3  0x00C00000    /*   highest                            */
  181. #define   MALCR_GA      0x00200000    /* Guarded Active Bit                   */
  182. #define   MALCR_OA      0x00100000    /* Ordered Active Bit                   */
  183. #define   MALCR_PLBLE   0x00080000    /* PLB Lock Error Bit                   */
  184. #define   MALCR_PLBLT_1 0x00040000    /* PLB Latency Timer                    */
  185. #define   MALCR_PLBLT_2 0x00020000
  186. #define   MALCR_PLBLT_3 0x00010000
  187. #define   MALCR_PLBLT_4 0x00008000
  188. #define   MALCR_PLBLT_DEFAULT 0x00078000 /* JSP: Is this a valid default??    */
  189. #define   MALCR_PLBB    0x00004000    /* PLB Burst Deactivation Bit           */
  190. #define   MALCR_OPBBL   0x00000080    /* OPB Lock Bit                         */
  191. #define   MALCR_EOPIE   0x00000004    /* End Of Packet Interrupt Enable       */
  192. #define   MALCR_LEA     0x00000002    /* Locked Error Active                  */
  193. #define   MALCR_MSD     0x00000001    /* MAL Scroll Descriptor Bit            */
  194. #define DCRN_MALDBR     0x183   /* Debug Register                             */
  195. #define DCRN_MALESR 0x181 /* Error Status                               */
  196. #define   MALESR_EVB    0x80000000    /* Error Valid Bit                      */
  197. #define   MALESR_CID    0x40000000    /* Channel ID Bit  for channel 0        */
  198. #define   MALESR_DE     0x00100000    /* Descriptor Error                     */
  199. #define   MALESR_OEN    0x00080000    /* OPB Non-Fullword Error               */
  200. #define   MALESR_OTE    0x00040000    /* OPB Timeout Error                    */
  201. #define   MALESR_OSE    0x00020000    /* OPB Slave Error                      */
  202. #define   MALESR_PEIN   0x00010000    /* PLB Bus Error Indication             */
  203. #define   MALESR_DEI    0x00000010    /* Descriptor Error Interrupt           */
  204. #define   MALESR_ONEI   0x00000008    /* OPB Non-Fullword Error Interrupt     */
  205. #define   MALESR_OTEI   0x00000004    /* OPB Timeout Error Interrupt          */
  206. #define   MALESR_OSEI   0x00000002    /* OPB Slace Error Interrupt            */
  207. #define   MALESR_PBEI   0x00000001    /* PLB Bus Error Interrupt              */
  208. #define DCRN_MALIER 0x182 /* Interrupt Enable                           */
  209. #define   MALIER_DE     0x00000010    /* Descriptor Error Interrupt Enable    */
  210. #define   MALIER_NE     0x00000008    /* OPB Non-word Transfer Int Enable     */
  211. #define   MALIER_TE     0x00000004    /* OPB Time Out Error Interrupt Enable  */
  212. #define   MALIER_OPBE   0x00000002    /* OPB Slave Error Interrupt Enable     */
  213. #define   MALIER_PLBE   0x00000001    /* PLB Error Interrupt Enable           */
  214. #define DCRN_MALTXCARR  0x185   /* TX Channed Active Reset Register           */
  215. #define DCRN_MALTXCASR  0x184   /* TX Channel Active Set Register             */
  216. #define DCRN_MALTXDEIR 0x187 /* Tx Descriptor Error Interrupt              */
  217. #define DCRN_MALTXEOBISR    0x186   /* Tx End of Buffer Interrupt Status      */
  218. #define   MALOBISR_CH0  0x80000000    /* EOB channel 1 bit                    */
  219. #define   MALOBISR_CH2  0x40000000    /* EOB channel 2 bit                    */
  220. #define DCRN_MALRXCARR  0x191   /* RX Channed Active Reset Register           */
  221. #define DCRN_MALRXCASR  0x190   /* RX Channel Active Set Register             */
  222. #define DCRN_MALRXDEIR 0x193 /* Rx Descriptor Error Interrupt              */
  223. #define DCRN_MALRXEOBISR    0x192   /* Rx End of Buffer Interrupt Status      */
  224. #define DCRN_MALRXCTP0R 0x1C0 /* Channel Rx 0 Channel Table Pointer         */
  225. #define DCRN_MALTXCTP0R 0x1A0 /* Channel Tx 0 Channel Table Pointer         */
  226. #define DCRN_MALTXCTP1R 0x1A1 /* Channel Tx 1 Channel Table Pointer         */
  227. #define DCRN_MALRCBS0 0x1E0 /* Channel Rx 0 Channel Buffer Size           */
  228. #define DCRN_MEMCFGADR 0x010 /* Memory Controller Address                  */
  229. #define DCRN_MEMCFGDATA 0x011 /* Memory Controller Data                     */
  230. #define DCRN_OCMISARC 0x018 /* OCM Instr Side Addr Range Compare          */
  231. #define DCRN_OCMISCR 0x019 /* OCM Instr Side Control                     */
  232. #define DCRN_OCMDSARC 0x01A /* OCM Data Side Addr Range Compare           */
  233. #define DCRN_OCMDSCR 0x01B /* OCM Data Side Control                      */
  234. #define DCRN_PLB0_ACR 0x087 /* PLB Arbiter Control                        */
  235. #define DCRN_PLB0_BEAR 0x086 /* PLB Error Address                          */
  236. #define DCRN_PLB0_BESR 0x084 /* PLB Error Status                           */
  237. #define DCRN_PLLMR 0x0B0 /* PLL Mode                                   */
  238. #define DCRN_POB0_BEAR 0x0A2 /* PLB to OPB Error Address                   */
  239. #define DCRN_POB0_BESR0 0x0A0 /* PLB to OPB Error Status Register 1         */
  240. #define DCRN_POB0_BESR1 0x0A4 /* PLB to OPB Error Status Register 1         */
  241. #define DCRN_UICCR 0x0C3 /* UIC Critical                               */
  242. #define DCRN_UICER 0x0C2 /* UIC Enable                                 */
  243. #define DCRN_UICPR 0x0C4 /* UIC Polarity                               */
  244. #define DCRN_UICSR 0x0C0 /* UIC Status                                 */
  245. #define DCRN_UICTR 0x0C5 /* UIC Triggering                             */
  246. #define DCRN_UICMSR 0x0C6 /* UIC Masked Status                          */
  247. #define DCRN_UICVR 0x0C7 /* UIC Vector                                 */
  248. #define DCRN_UICVCR 0x0C8 /* UIC Vector Configuration                   */
  249. #define   UIC_U0 0x80000000  /* UART0                                  */
  250. #define   UIC_U1 0x40000000  /* UART1                                  */
  251. #define   UIC_IIC 0x20000000  /* IIC                                    */
  252. #define   UIC_EM 0x10000000  /* External Master                        */
  253. #define   UIC_PCI 0x08000000  /* PCI                                    */
  254. #define   UIC_D0 0x04000000  /* DMA Channel 0                          */
  255. #define   UIC_D1 0x02000000  /* DMA Channel 1                          */
  256. #define   UIC_D2 0x01000000  /* DMA Channel 2                          */
  257. #define   UIC_D3 0x00800000  /* DMA Channel 3                          */
  258. #define   UIC_EW 0x00400000  /* Ethernet Wake-up                       */
  259. #define   UIC_MS 0x00200000  /* MAL SERR                               */
  260. #define   UIC_MTE 0x00100000  /* MAL TX EOB                             */
  261. #define   UIC_MRE 0x00080000  /* MAL RX EOB                             */
  262. #define   UIC_MTD 0x00040000  /* MAL TX DE                              */
  263. #define   UIC_MRD 0x00020000  /* MAL RX DE                              */
  264. #define   UIC_E 0x00010000  /* Ethernet                               */
  265. #define   UIC_EPS 0x00008000  /* External PCI SERR                      */
  266. #define   UIC_EC 0x00004000  /* ECC Correctable Error                  */
  267. #define   UIC_PPM 0x00002000  /* PCI Power Management                   */
  268. /*
  269. ** 0x00001000  reserved
  270. ** 0x00000800  reserved
  271. ** 0x00000400  reserved
  272. ** 0x00000200  reserved
  273. ** 0x00000100  reserved
  274. ** 0x00000080  reserved
  275. */
  276. #define   UIC_EIR0 0x00000040  /* External IRQ 0                         */
  277. #define   UIC_EIR1 0x00000020  /* External IRQ 0                         */
  278. #define   UIC_EIR2 0x00000010  /* External IRQ 0                         */
  279. #define   UIC_EIR3 0x00000008  /* External IRQ 0                         */
  280. #define   UIC_EIR4 0x00000004  /* External IRQ 0                         */
  281. #define   UIC_EIR5 0x00000002  /* External IRQ 0                         */
  282. #define   UIC_EIR6 0x00000001  /* External IRQ 0                         */
  284. #endif /* __PPC4XX_H__ */
  285. #endif /* __KERNEL__ */