开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Linux/Unix编程 > 查看源码
pci_psycho.c
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：52k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

pci_psycho.c：源码内容
  1. /* $Id: pci_psycho.c,v 1.30.2.3 2002/03/03 10:31:56 davem Exp $
  2.  * pci_psycho.c: PSYCHO/U2P specific PCI controller support.
  3.  *
  4.  * Copyright (C) 1997, 1998, 1999 David S. Miller (davem@caipfs.rutgers.edu)
  5.  * Copyright (C) 1998, 1999 Eddie C. Dost   (ecd@skynet.be)
  6.  * Copyright (C) 1999 Jakub Jelinek   (jakub@redhat.com)
  7.  */
  9. #include <linux/kernel.h>
  10. #include <linux/types.h>
  11. #include <linux/pci.h>
  12. #include <linux/init.h>
  13. #include <linux/slab.h>
  15. #include <asm/pbm.h>
  16. #include <asm/iommu.h>
  17. #include <asm/irq.h>
  18. #include <asm/starfire.h>
  20. #include "pci_impl.h"
  21. #include "iommu_common.h"
  23. /* All PSYCHO registers are 64-bits.  The following accessor
  24.  * routines are how they are accessed.  The REG parameter
  25.  * is a physical address.
  26.  */
  27. #define psycho_read(__reg) 
  28. ({ u64 __ret; 
  29. __asm__ __volatile__("ldxa [%1] %2, %0" 
  30.      : "=r" (__ret) 
  31.      : "r" (__reg), "i" (ASI_PHYS_BYPASS_EC_E) 
  32.      : "memory"); 
  33. __ret; 
  34. })
  35. #define psycho_write(__reg, __val) 
  36. __asm__ __volatile__("stxa %0, [%1] %2" 
  37.      : /* no outputs */ 
  38.      : "r" (__val), "r" (__reg), 
  39.        "i" (ASI_PHYS_BYPASS_EC_E) 
  40.      : "memory")
  42. /* Misc. PSYCHO PCI controller register offsets and definitions. */
  43. #define PSYCHO_CONTROL 0x0010UL
  44. #define  PSYCHO_CONTROL_IMPL  0xf000000000000000 /* Implementation of this PSYCHO*/
  45. #define  PSYCHO_CONTROL_VER  0x0f00000000000000 /* Version of this PSYCHO       */
  46. #define  PSYCHO_CONTROL_MID  0x00f8000000000000 /* UPA Module ID of PSYCHO      */
  47. #define  PSYCHO_CONTROL_IGN  0x0007c00000000000 /* Interrupt Group Number       */
  48. #define  PSYCHO_CONTROL_RESV     0x00003ffffffffff0 /* Reserved                     */
  49. #define  PSYCHO_CONTROL_APCKEN  0x0000000000000008 /* Address Parity Check Enable  */
  50. #define  PSYCHO_CONTROL_APERR  0x0000000000000004 /* Incoming System Addr Parerr  */
  51. #define  PSYCHO_CONTROL_IAP  0x0000000000000002 /* Invert UPA Parity            */
  52. #define  PSYCHO_CONTROL_MODE  0x0000000000000001 /* PSYCHO clock mode            */
  53. #define PSYCHO_PCIA_CTRL 0x2000UL
  54. #define PSYCHO_PCIB_CTRL 0x4000UL
  55. #define  PSYCHO_PCICTRL_RESV1  0xfffffff000000000 /* Reserved                     */
  56. #define  PSYCHO_PCICTRL_SBH_ERR  0x0000000800000000 /* Streaming byte hole error    */
  57. #define  PSYCHO_PCICTRL_SERR  0x0000000400000000 /* SERR signal asserted         */
  58. #define  PSYCHO_PCICTRL_SPEED  0x0000000200000000 /* PCI speed (1 is U2P clock)   */
  59. #define  PSYCHO_PCICTRL_RESV2  0x00000001ffc00000 /* Reserved                     */
  60. #define  PSYCHO_PCICTRL_ARB_PARK 0x0000000000200000 /* PCI arbitration parking      */
  61. #define  PSYCHO_PCICTRL_RESV3  0x00000000001ff800 /* Reserved                     */
  62. #define  PSYCHO_PCICTRL_SBH_INT  0x0000000000000400 /* Streaming byte hole int enab */
  63. #define  PSYCHO_PCICTRL_WEN  0x0000000000000200 /* Power Mgmt Wake Enable       */
  64. #define  PSYCHO_PCICTRL_EEN  0x0000000000000100 /* PCI Error Interrupt Enable   */
  65. #define  PSYCHO_PCICTRL_RESV4  0x00000000000000c0 /* Reserved                     */
  66. #define  PSYCHO_PCICTRL_AEN  0x000000000000003f /* PCI DVMA Arbitration Enable  */
  68. /* U2P Programmer's Manual, page 13-55, configuration space
  69.  * address format:
  70.  * 
  71.  *  32             24 23 16 15    11 10       8 7   2  1 0
  72.  * ---------------------------------------------------------
  73.  * |0 0 0 0 0 0 0 0 1| bus | device | function | reg | 0 0 |
  74.  * ---------------------------------------------------------
  75.  */
  76. #define PSYCHO_CONFIG_BASE(PBM)
  77. ((PBM)->config_space | (1UL << 24))
  78. #define PSYCHO_CONFIG_ENCODE(BUS, DEVFN, REG)
  79. (((unsigned long)(BUS)   << 16) |
  80.  ((unsigned long)(DEVFN) << 8)  |
  81.  ((unsigned long)(REG)))
  83. static void *psycho_pci_config_mkaddr(struct pci_pbm_info *pbm,
  84.       unsigned char bus,
  85.       unsigned int devfn,
  86.       int where)
  87. {
  88. if (!pbm)
  89. return NULL;
  90. return (void *)
  91. (PSYCHO_CONFIG_BASE(pbm) |
  92.  PSYCHO_CONFIG_ENCODE(bus, devfn, where));
  93. }
  95. static int psycho_out_of_range(struct pci_pbm_info *pbm,
  96.        unsigned char bus,
  97.        unsigned char devfn)
  98. {
  99. return ((pbm->parent == 0) ||
  100. ((pbm == &pbm->parent->pbm_B) &&
  101.  (bus == pbm->pci_first_busno) &&
  102.  PCI_SLOT(devfn) > 8) ||
  103. ((pbm == &pbm->parent->pbm_A) &&
  104.  (bus == pbm->pci_first_busno) &&
  105.  PCI_SLOT(devfn) > 8));
  106. }
  108. /* PSYCHO PCI configuration space accessors. */
  110. static int psycho_read_byte(struct pci_dev *dev, int where, u8 *value)
  111. {
  112. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  113. unsigned char bus = dev->bus->number;
  114. unsigned int devfn = dev->devfn;
  115. u8 *addr;
  117. *value = 0xff;
  118. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  119. if (!addr)
  120. return PCIBIOS_SUCCESSFUL;
  122. if (psycho_out_of_range(pbm, bus, devfn))
  123. return PCIBIOS_SUCCESSFUL;
  124. pci_config_read8(addr, value);
  125. return PCIBIOS_SUCCESSFUL;
  126. }
  128. static int psycho_read_word(struct pci_dev *dev, int where, u16 *value)
  129. {
  130. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  131. unsigned char bus = dev->bus->number;
  132. unsigned int devfn = dev->devfn;
  133. u16 *addr;
  135. *value = 0xffff;
  136. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  137. if (!addr)
  138. return PCIBIOS_SUCCESSFUL;
  140. if (psycho_out_of_range(pbm, bus, devfn))
  141. return PCIBIOS_SUCCESSFUL;
  143. if (where & 0x01) {
  144. printk("pcibios_read_config_word: misaligned reg [%x]n",
  145.        where);
  146. return PCIBIOS_SUCCESSFUL;
  147. }
  148. pci_config_read16(addr, value);
  149. return PCIBIOS_SUCCESSFUL;
  150. }
  152. static int psycho_read_dword(struct pci_dev *dev, int where, u32 *value)
  153. {
  154. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  155. unsigned char bus = dev->bus->number;
  156. unsigned int devfn = dev->devfn;
  157. u32 *addr;
  159. *value = 0xffffffff;
  160. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  161. if (!addr)
  162. return PCIBIOS_SUCCESSFUL;
  164. if (psycho_out_of_range(pbm, bus, devfn))
  165. return PCIBIOS_SUCCESSFUL;
  167. if (where & 0x03) {
  168. printk("pcibios_read_config_dword: misaligned reg [%x]n",
  169.        where);
  170. return PCIBIOS_SUCCESSFUL;
  171. }
  173. pci_config_read32(addr, value);
  174. return PCIBIOS_SUCCESSFUL;
  175. }
  177. static int psycho_write_byte(struct pci_dev *dev, int where, u8 value)
  178. {
  179. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  180. unsigned char bus = dev->bus->number;
  181. unsigned int devfn = dev->devfn;
  182. u8 *addr;
  184. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  185. if (!addr)
  186. return PCIBIOS_SUCCESSFUL;
  188. if (psycho_out_of_range(pbm, bus, devfn))
  189. return PCIBIOS_SUCCESSFUL;
  191. pci_config_write8(addr, value);
  192. return PCIBIOS_SUCCESSFUL;
  193. }
  195. static int psycho_write_word(struct pci_dev *dev, int where, u16 value)
  196. {
  197. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  198. unsigned char bus = dev->bus->number;
  199. unsigned int devfn = dev->devfn;
  200. u16 *addr;
  202. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  203. if (!addr)
  204. return PCIBIOS_SUCCESSFUL;
  206. if (psycho_out_of_range(pbm, bus, devfn))
  207. return PCIBIOS_SUCCESSFUL;
  209. if (where & 0x01) {
  210. printk("pcibios_write_config_word: misaligned reg [%x]n",
  211.        where);
  212. return PCIBIOS_SUCCESSFUL;
  213. }
  214. pci_config_write16(addr, value);
  215. return PCIBIOS_SUCCESSFUL;
  216. }
  218. static int psycho_write_dword(struct pci_dev *dev, int where, u32 value)
  219. {
  220. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  221. unsigned char bus = dev->bus->number;
  222. unsigned int devfn = dev->devfn;
  223. u32 *addr;
  225. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  226. if (!addr)
  227. return PCIBIOS_SUCCESSFUL;
  229. if (psycho_out_of_range(pbm, bus, devfn))
  230. return PCIBIOS_SUCCESSFUL;
  232. if (where & 0x03) {
  233. printk("pcibios_write_config_dword: misaligned reg [%x]n",
  234.        where);
  235. return PCIBIOS_SUCCESSFUL;
  236. }
  237. pci_config_write32(addr, value);
  238. return PCIBIOS_SUCCESSFUL;
  239. }
  241. static struct pci_ops psycho_ops = {
  242. psycho_read_byte,
  243. psycho_read_word,
  244. psycho_read_dword,
  245. psycho_write_byte,
  246. psycho_write_word,
  247. psycho_write_dword
  248. };
  250. /* PSYCHO interrupt mapping support. */
  251. #define PSYCHO_IMAP_A_SLOT0 0x0c00UL
  252. #define PSYCHO_IMAP_B_SLOT0 0x0c20UL
  253. static unsigned long psycho_pcislot_imap_offset(unsigned long ino)
  254. {
  255. unsigned int bus =  (ino & 0x10) >> 4;
  256. unsigned int slot = (ino & 0x0c) >> 2;
  258. if (bus == 0)
  259. return PSYCHO_IMAP_A_SLOT0 + (slot * 8);
  260. else
  261. return PSYCHO_IMAP_B_SLOT0 + (slot * 8);
  262. }
  264. #define PSYCHO_IMAP_SCSI 0x1000UL
  265. #define PSYCHO_IMAP_ETH 0x1008UL
  266. #define PSYCHO_IMAP_BPP 0x1010UL
  267. #define PSYCHO_IMAP_AU_REC 0x1018UL
  268. #define PSYCHO_IMAP_AU_PLAY 0x1020UL
  269. #define PSYCHO_IMAP_PFAIL 0x1028UL
  270. #define PSYCHO_IMAP_KMS 0x1030UL
  271. #define PSYCHO_IMAP_FLPY 0x1038UL
  272. #define PSYCHO_IMAP_SHW 0x1040UL
  273. #define PSYCHO_IMAP_KBD 0x1048UL
  274. #define PSYCHO_IMAP_MS 0x1050UL
  275. #define PSYCHO_IMAP_SER 0x1058UL
  276. #define PSYCHO_IMAP_TIM0 0x1060UL
  277. #define PSYCHO_IMAP_TIM1 0x1068UL
  278. #define PSYCHO_IMAP_UE 0x1070UL
  279. #define PSYCHO_IMAP_CE 0x1078UL
  280. #define PSYCHO_IMAP_A_ERR 0x1080UL
  281. #define PSYCHO_IMAP_B_ERR 0x1088UL
  282. #define PSYCHO_IMAP_PMGMT 0x1090UL
  283. #define PSYCHO_IMAP_GFX 0x1098UL
  284. #define PSYCHO_IMAP_EUPA 0x10a0UL
  286. static unsigned long __onboard_imap_off[] = {
  287. /*0x20*/ PSYCHO_IMAP_SCSI,
  288. /*0x21*/ PSYCHO_IMAP_ETH,
  289. /*0x22*/ PSYCHO_IMAP_BPP,
  290. /*0x23*/ PSYCHO_IMAP_AU_REC,
  291. /*0x24*/ PSYCHO_IMAP_AU_PLAY,
  292. /*0x25*/ PSYCHO_IMAP_PFAIL,
  293. /*0x26*/ PSYCHO_IMAP_KMS,
  294. /*0x27*/ PSYCHO_IMAP_FLPY,
  295. /*0x28*/ PSYCHO_IMAP_SHW,
  296. /*0x29*/ PSYCHO_IMAP_KBD,
  297. /*0x2a*/ PSYCHO_IMAP_MS,
  298. /*0x2b*/ PSYCHO_IMAP_SER,
  299. /*0x2c*/ PSYCHO_IMAP_TIM0,
  300. /*0x2d*/ PSYCHO_IMAP_TIM1,
  301. /*0x2e*/ PSYCHO_IMAP_UE,
  302. /*0x2f*/ PSYCHO_IMAP_CE,
  303. /*0x30*/ PSYCHO_IMAP_A_ERR,
  304. /*0x31*/ PSYCHO_IMAP_B_ERR,
  305. /*0x32*/ PSYCHO_IMAP_PMGMT
  306. };
  307. #define PSYCHO_ONBOARD_IRQ_BASE 0x20
  308. #define PSYCHO_ONBOARD_IRQ_LAST 0x32
  309. #define psycho_onboard_imap_offset(__ino) 
  310. __onboard_imap_off[(__ino) - PSYCHO_ONBOARD_IRQ_BASE]
  312. #define PSYCHO_ICLR_A_SLOT0 0x1400UL
  313. #define PSYCHO_ICLR_SCSI 0x1800UL
  315. #define psycho_iclr_offset(ino)       
  316. ((ino & 0x20) ? (PSYCHO_ICLR_SCSI + (((ino) & 0x1f) << 3)) :  
  317. (PSYCHO_ICLR_A_SLOT0 + (((ino) & 0x1f)<<3)))
  319. /* PCI PSYCHO INO number to Sparc PIL level. */
  320. static unsigned char psycho_pil_table[] = {
  321. /*0x00*/0, 0, 0, 0, /* PCI A slot 0  Int A, B, C, D */
  322. /*0x04*/0, 0, 0, 0, /* PCI A slot 1  Int A, B, C, D */
  323. /*0x08*/0, 0, 0, 0, /* PCI A slot 2  Int A, B, C, D */
  324. /*0x0c*/0, 0, 0, 0, /* PCI A slot 3  Int A, B, C, D */
  325. /*0x10*/0, 0, 0, 0, /* PCI B slot 0  Int A, B, C, D */
  326. /*0x14*/0, 0, 0, 0, /* PCI B slot 1  Int A, B, C, D */
  327. /*0x18*/0, 0, 0, 0, /* PCI B slot 2  Int A, B, C, D */
  328. /*0x1c*/0, 0, 0, 0, /* PCI B slot 3  Int A, B, C, D */
  329. /*0x20*/4, /* SCSI */
  330. /*0x21*/5, /* Ethernet */
  331. /*0x22*/8, /* Parallel Port */
  332. /*0x23*/13, /* Audio Record */
  333. /*0x24*/14, /* Audio Playback */
  334. /*0x25*/15, /* PowerFail */
  335. /*0x26*/4, /* second SCSI */
  336. /*0x27*/11, /* Floppy */
  337. /*0x28*/4, /* Spare Hardware */
  338. /*0x29*/9, /* Keyboard */
  339. /*0x2a*/4, /* Mouse */
  340. /*0x2b*/12, /* Serial */
  341. /*0x2c*/10, /* Timer 0 */
  342. /*0x2d*/11, /* Timer 1 */
  343. /*0x2e*/15, /* Uncorrectable ECC */
  344. /*0x2f*/15, /* Correctable ECC */
  345. /*0x30*/15, /* PCI Bus A Error */
  346. /*0x31*/15, /* PCI Bus B Error */
  347. /*0x32*/15, /* Power Management */
  348. };
  350. static int __init psycho_ino_to_pil(struct pci_dev *pdev, unsigned int ino)
  351. {
  352. int ret;
  354. ret = psycho_pil_table[ino];
  355. if (ret == 0 && pdev == NULL) {
  356. ret = 4;
  357. } else if (ret == 0) {
  358. switch ((pdev->class >> 16) & 0xff) {
  359. case PCI_BASE_CLASS_STORAGE:
  360. ret = 4;
  361. break;
  363. case PCI_BASE_CLASS_NETWORK:
  364. ret = 6;
  365. break;
  367. case PCI_BASE_CLASS_DISPLAY:
  368. ret = 9;
  369. break;
  371. case PCI_BASE_CLASS_MULTIMEDIA:
  372. case PCI_BASE_CLASS_MEMORY:
  373. case PCI_BASE_CLASS_BRIDGE:
  374. case PCI_BASE_CLASS_SERIAL:
  375. ret = 10;
  376. break;
  378. default:
  379. ret = 4;
  380. break;
  381. };
  382. }
  384. return ret;
  385. }
  387. static unsigned int __init psycho_irq_build(struct pci_pbm_info *pbm,
  388.     struct pci_dev *pdev,
  389.     unsigned int ino)
  390. {
  391. struct pci_controller_info *p = pbm->parent;
  392. struct ino_bucket *bucket;
  393. unsigned long imap, iclr;
  394. unsigned long imap_off, iclr_off;
  395. int pil, inofixup = 0;
  397. ino &= PCI_IRQ_INO;
  398. if (ino < PSYCHO_ONBOARD_IRQ_BASE) {
  399. /* PCI slot */
  400. imap_off = psycho_pcislot_imap_offset(ino);
  401. } else {
  402. /* Onboard device */
  403. if (ino > PSYCHO_ONBOARD_IRQ_LAST) {
  404. prom_printf("psycho_irq_build: Wacky INO [%x]n", ino);
  405. prom_halt();
  406. }
  407. imap_off = psycho_onboard_imap_offset(ino);
  408. }
  410. /* Now build the IRQ bucket. */
  411. pil = psycho_ino_to_pil(pdev, ino);
  413. if (PIL_RESERVED(pil))
  414. BUG();
  416. imap = p->controller_regs + imap_off;
  417. imap += 4;
  419. iclr_off = psycho_iclr_offset(ino);
  420. iclr = p->controller_regs + iclr_off;
  421. iclr += 4;
  423. if ((ino & 0x20) == 0)
  424. inofixup = ino & 0x03;
  426. bucket = __bucket(build_irq(pil, inofixup, iclr, imap));
  427. bucket->flags |= IBF_PCI;
  429. return __irq(bucket);
  430. }
  432. /* PSYCHO error handling support. */
  433. enum psycho_error_type {
  434. UE_ERR, CE_ERR, PCI_ERR
  435. };
  437. /* Helper function of IOMMU error checking, which checks out
  438.  * the state of the streaming buffers.  The IOMMU lock is
  439.  * held when this is called.
  440.  *
  441.  * For the PCI error case we know which PBM (and thus which
  442.  * streaming buffer) caused the error, but for the uncorrectable
  443.  * error case we do not.  So we always check both streaming caches.
  444.  */
  445. #define PSYCHO_STRBUF_CONTROL_A 0x2800UL
  446. #define PSYCHO_STRBUF_CONTROL_B 0x4800UL
  447. #define  PSYCHO_STRBUF_CTRL_LPTR    0x00000000000000f0 /* LRU Lock Pointer */
  448. #define  PSYCHO_STRBUF_CTRL_LENAB   0x0000000000000008 /* LRU Lock Enable */
  449. #define  PSYCHO_STRBUF_CTRL_RRDIS   0x0000000000000004 /* Rerun Disable */
  450. #define  PSYCHO_STRBUF_CTRL_DENAB   0x0000000000000002 /* Diagnostic Mode Enable */
  451. #define  PSYCHO_STRBUF_CTRL_ENAB    0x0000000000000001 /* Streaming Buffer Enable */
  452. #define PSYCHO_STRBUF_FLUSH_A   0x2808UL
  453. #define PSYCHO_STRBUF_FLUSH_B   0x4808UL
  454. #define PSYCHO_STRBUF_FSYNC_A   0x2810UL
  455. #define PSYCHO_STRBUF_FSYNC_B   0x4810UL
  456. #define PSYCHO_STC_DATA_A 0xb000UL
  457. #define PSYCHO_STC_DATA_B 0xc000UL
  458. #define PSYCHO_STC_ERR_A 0xb400UL
  459. #define PSYCHO_STC_ERR_B 0xc400UL
  460. #define  PSYCHO_STCERR_WRITE  0x0000000000000002 /* Write Error */
  461. #define  PSYCHO_STCERR_READ  0x0000000000000001 /* Read Error */
  462. #define PSYCHO_STC_TAG_A 0xb800UL
  463. #define PSYCHO_STC_TAG_B 0xc800UL
  464. #define  PSYCHO_STCTAG_PPN  0x0fffffff00000000 /* Physical Page Number */
  465. #define  PSYCHO_STCTAG_VPN  0x00000000ffffe000 /* Virtual Page Number */
  466. #define  PSYCHO_STCTAG_VALID  0x0000000000000002 /* Valid */
  467. #define  PSYCHO_STCTAG_WRITE  0x0000000000000001 /* Writable */
  468. #define PSYCHO_STC_LINE_A 0xb900UL
  469. #define PSYCHO_STC_LINE_B 0xc900UL
  470. #define  PSYCHO_STCLINE_LINDX  0x0000000001e00000 /* LRU Index */
  471. #define  PSYCHO_STCLINE_SPTR  0x00000000001f8000 /* Dirty Data Start Pointer */
  472. #define  PSYCHO_STCLINE_LADDR  0x0000000000007f00 /* Line Address */
  473. #define  PSYCHO_STCLINE_EPTR  0x00000000000000fc /* Dirty Data End Pointer */
  474. #define  PSYCHO_STCLINE_VALID  0x0000000000000002 /* Valid */
  475. #define  PSYCHO_STCLINE_FOFN  0x0000000000000001 /* Fetch Outstanding / Flush Necessary */
  477. static spinlock_t stc_buf_lock = SPIN_LOCK_UNLOCKED;
  478. static unsigned long stc_error_buf[128];
  479. static unsigned long stc_tag_buf[16];
  480. static unsigned long stc_line_buf[16];
  482. static void __psycho_check_one_stc(struct pci_controller_info *p,
  483.    struct pci_pbm_info *pbm,
  484.    int is_pbm_a)
  485. {
  486. struct pci_strbuf *strbuf = &pbm->stc;
  487. unsigned long regbase = p->controller_regs;
  488. unsigned long err_base, tag_base, line_base;
  489. u64 control;
  490. int i;
  492. if (is_pbm_a) {
  493. err_base = regbase + PSYCHO_STC_ERR_A;
  494. tag_base = regbase + PSYCHO_STC_TAG_A;
  495. line_base = regbase + PSYCHO_STC_LINE_A;
  496. } else {
  497. err_base = regbase + PSYCHO_STC_ERR_A;
  498. tag_base = regbase + PSYCHO_STC_TAG_A;
  499. line_base = regbase + PSYCHO_STC_LINE_A;
  500. }
  502. spin_lock(&stc_buf_lock);
  504. /* This is __REALLY__ dangerous.  When we put the
  505.  * streaming buffer into diagnostic mode to probe
  506.  * it's tags and error status, we _must_ clear all
  507.  * of the line tag valid bits before re-enabling
  508.  * the streaming buffer.  If any dirty data lives
  509.  * in the STC when we do this, we will end up
  510.  * invalidating it before it has a chance to reach
  511.  * main memory.
  512.  */
  513. control = psycho_read(strbuf->strbuf_control);
  514. psycho_write(strbuf->strbuf_control,
  515.      (control | PSYCHO_STRBUF_CTRL_DENAB));
  516. for (i = 0; i < 128; i++) {
  517. unsigned long val;
  519. val = psycho_read(err_base + (i * 8UL));
  520. psycho_write(err_base + (i * 8UL), 0UL);
  521. stc_error_buf[i] = val;
  522. }
  523. for (i = 0; i < 16; i++) {
  524. stc_tag_buf[i] = psycho_read(tag_base + (i * 8UL));
  525. stc_line_buf[i] = psycho_read(line_base + (i * 8UL));
  526. psycho_write(tag_base + (i * 8UL), 0UL);
  527. psycho_write(line_base + (i * 8UL), 0UL);
  528. }
  530. /* OK, state is logged, exit diagnostic mode. */
  531. psycho_write(strbuf->strbuf_control, control);
  533. for (i = 0; i < 16; i++) {
  534. int j, saw_error, first, last;
  536. saw_error = 0;
  537. first = i * 8;
  538. last = first + 8;
  539. for (j = first; j < last; j++) {
  540. unsigned long errval = stc_error_buf[j];
  541. if (errval != 0) {
  542. saw_error++;
  543. printk("PSYCHO%d(PBM%c): STC_ERR(%d)[wr(%d)rd(%d)]n",
  544.        p->index,
  545.        (is_pbm_a ? 'A' : 'B'),
  546.        j,
  547.        (errval & PSYCHO_STCERR_WRITE) ? 1 : 0,
  548.        (errval & PSYCHO_STCERR_READ) ? 1 : 0);
  549. }
  550. }
  551. if (saw_error != 0) {
  552. unsigned long tagval = stc_tag_buf[i];
  553. unsigned long lineval = stc_line_buf[i];
  554. printk("PSYCHO%d(PBM%c): STC_TAG(%d)[PA(%016lx)VA(%08lx)V(%d)W(%d)]n",
  555.        p->index,
  556.        (is_pbm_a ? 'A' : 'B'),
  557.        i,
  558.        ((tagval & PSYCHO_STCTAG_PPN) >> 19UL),
  559.        (tagval & PSYCHO_STCTAG_VPN),
  560.        ((tagval & PSYCHO_STCTAG_VALID) ? 1 : 0),
  561.        ((tagval & PSYCHO_STCTAG_WRITE) ? 1 : 0));
  562. printk("PSYCHO%d(PBM%c): STC_LINE(%d)[LIDX(%lx)SP(%lx)LADDR(%lx)EP(%lx)"
  563.        "V(%d)FOFN(%d)]n",
  564.        p->index,
  565.        (is_pbm_a ? 'A' : 'B'),
  566.        i,
  567.        ((lineval & PSYCHO_STCLINE_LINDX) >> 21UL),
  568.        ((lineval & PSYCHO_STCLINE_SPTR) >> 15UL),
  569.        ((lineval & PSYCHO_STCLINE_LADDR) >> 8UL),
  570.        ((lineval & PSYCHO_STCLINE_EPTR) >> 2UL),
  571.        ((lineval & PSYCHO_STCLINE_VALID) ? 1 : 0),
  572.        ((lineval & PSYCHO_STCLINE_FOFN) ? 1 : 0));
  573. }
  574. }
  576. spin_unlock(&stc_buf_lock);
  577. }
  579. static void __psycho_check_stc_error(struct pci_controller_info *p,
  580.      unsigned long afsr,
  581.      unsigned long afar,
  582.      enum psycho_error_type type)
  583. {
  584. struct pci_pbm_info *pbm;
  586. pbm = &p->pbm_A;
  587. if (pbm->stc.strbuf_enabled)
  588. __psycho_check_one_stc(p, pbm, 1);
  590. pbm = &p->pbm_B;
  591. if (pbm->stc.strbuf_enabled)
  592. __psycho_check_one_stc(p, pbm, 0);
  593. }
  595. /* When an Uncorrectable Error or a PCI Error happens, we
  596.  * interrogate the IOMMU state to see if it is the cause.
  597.  */
  598. #define PSYCHO_IOMMU_CONTROL 0x0200UL
  599. #define  PSYCHO_IOMMU_CTRL_RESV     0xfffffffff9000000 /* Reserved                      */
  600. #define  PSYCHO_IOMMU_CTRL_XLTESTAT 0x0000000006000000 /* Translation Error Status      */
  601. #define  PSYCHO_IOMMU_CTRL_XLTEERR  0x0000000001000000 /* Translation Error encountered */
  602. #define  PSYCHO_IOMMU_CTRL_LCKEN    0x0000000000800000 /* Enable translation locking    */
  603. #define  PSYCHO_IOMMU_CTRL_LCKPTR   0x0000000000780000 /* Translation lock pointer      */
  604. #define  PSYCHO_IOMMU_CTRL_TSBSZ    0x0000000000070000 /* TSB Size                      */
  605. #define  PSYCHO_IOMMU_TSBSZ_1K      0x0000000000000000 /* TSB Table 1024 8-byte entries */
  606. #define  PSYCHO_IOMMU_TSBSZ_2K      0x0000000000010000 /* TSB Table 2048 8-byte entries */
  607. #define  PSYCHO_IOMMU_TSBSZ_4K      0x0000000000020000 /* TSB Table 4096 8-byte entries */
  608. #define  PSYCHO_IOMMU_TSBSZ_8K      0x0000000000030000 /* TSB Table 8192 8-byte entries */
  609. #define  PSYCHO_IOMMU_TSBSZ_16K     0x0000000000040000 /* TSB Table 16k 8-byte entries  */
  610. #define  PSYCHO_IOMMU_TSBSZ_32K     0x0000000000050000 /* TSB Table 32k 8-byte entries  */
  611. #define  PSYCHO_IOMMU_TSBSZ_64K     0x0000000000060000 /* TSB Table 64k 8-byte entries  */
  612. #define  PSYCHO_IOMMU_TSBSZ_128K    0x0000000000070000 /* TSB Table 128k 8-byte entries */
  613. #define  PSYCHO_IOMMU_CTRL_RESV2    0x000000000000fff8 /* Reserved                      */
  614. #define  PSYCHO_IOMMU_CTRL_TBWSZ    0x0000000000000004 /* Assumed page size, 0=8k 1=64k */
  615. #define  PSYCHO_IOMMU_CTRL_DENAB    0x0000000000000002 /* Diagnostic mode enable        */
  616. #define  PSYCHO_IOMMU_CTRL_ENAB     0x0000000000000001 /* IOMMU Enable                  */
  617. #define PSYCHO_IOMMU_TSBBASE 0x0208UL
  618. #define PSYCHO_IOMMU_FLUSH 0x0210UL
  619. #define PSYCHO_IOMMU_TAG 0xa580UL
  620. #define  PSYCHO_IOMMU_TAG_ERRSTS (0x3UL << 23UL)
  621. #define  PSYCHO_IOMMU_TAG_ERR  (0x1UL << 22UL)
  622. #define  PSYCHO_IOMMU_TAG_WRITE  (0x1UL << 21UL)
  623. #define  PSYCHO_IOMMU_TAG_STREAM (0x1UL << 20UL)
  624. #define  PSYCHO_IOMMU_TAG_SIZE  (0x1UL << 19UL)
  625. #define  PSYCHO_IOMMU_TAG_VPAGE  0x7ffffUL
  626. #define PSYCHO_IOMMU_DATA 0xa600UL
  627. #define  PSYCHO_IOMMU_DATA_VALID (1UL << 30UL)
  628. #define  PSYCHO_IOMMU_DATA_CACHE (1UL << 28UL)
  629. #define  PSYCHO_IOMMU_DATA_PPAGE 0xfffffffUL
  630. static void psycho_check_iommu_error(struct pci_controller_info *p,
  631.      unsigned long afsr,
  632.      unsigned long afar,
  633.      enum psycho_error_type type)
  634. {
  635. struct pci_iommu *iommu = p->pbm_A.iommu;
  636. unsigned long iommu_tag[16];
  637. unsigned long iommu_data[16];
  638. unsigned long flags;
  639. u64 control;
  640. int i;
  642. spin_lock_irqsave(&iommu->lock, flags);
  643. control = psycho_read(iommu->iommu_control);
  644. if (control & PSYCHO_IOMMU_CTRL_XLTEERR) {
  645. char *type_string;
  647. /* Clear the error encountered bit. */
  648. control &= ~PSYCHO_IOMMU_CTRL_XLTEERR;
  649. psycho_write(iommu->iommu_control, control);
  651. switch((control & PSYCHO_IOMMU_CTRL_XLTESTAT) >> 25UL) {
  652. case 0:
  653. type_string = "Protection Error";
  654. break;
  655. case 1:
  656. type_string = "Invalid Error";
  657. break;
  658. case 2:
  659. type_string = "TimeOut Error";
  660. break;
  661. case 3:
  662. default:
  663. type_string = "ECC Error";
  664. break;
  665. };
  666. printk("PSYCHO%d: IOMMU Error, type[%s]n",
  667.        p->index, type_string);
  669. /* Put the IOMMU into diagnostic mode and probe
  670.  * it's TLB for entries with error status.
  671.  *
  672.  * It is very possible for another DVMA to occur
  673.  * while we do this probe, and corrupt the system
  674.  * further.  But we are so screwed at this point
  675.  * that we are likely to crash hard anyways, so
  676.  * get as much diagnostic information to the
  677.  * console as we can.
  678.  */
  679. psycho_write(iommu->iommu_control,
  680.      control | PSYCHO_IOMMU_CTRL_DENAB);
  681. for (i = 0; i < 16; i++) {
  682. unsigned long base = p->controller_regs;
  684. iommu_tag[i] =
  685. psycho_read(base + PSYCHO_IOMMU_TAG + (i * 8UL));
  686. iommu_data[i] =
  687. psycho_read(base + PSYCHO_IOMMU_DATA + (i * 8UL));
  689. /* Now clear out the entry. */
  690. psycho_write(base + PSYCHO_IOMMU_TAG + (i * 8UL), 0);
  691. psycho_write(base + PSYCHO_IOMMU_DATA + (i * 8UL), 0);
  692. }
  694. /* Leave diagnostic mode. */
  695. psycho_write(iommu->iommu_control, control);
  697. for (i = 0; i < 16; i++) {
  698. unsigned long tag, data;
  700. tag = iommu_tag[i];
  701. if (!(tag & PSYCHO_IOMMU_TAG_ERR))
  702. continue;
  704. data = iommu_data[i];
  705. switch((tag & PSYCHO_IOMMU_TAG_ERRSTS) >> 23UL) {
  706. case 0:
  707. type_string = "Protection Error";
  708. break;
  709. case 1:
  710. type_string = "Invalid Error";
  711. break;
  712. case 2:
  713. type_string = "TimeOut Error";
  714. break;
  715. case 3:
  716. default:
  717. type_string = "ECC Error";
  718. break;
  719. };
  720. printk("PSYCHO%d: IOMMU TAG(%d)[error(%s) wr(%d) str(%d) sz(%dK) vpg(%08lx)]n",
  721.        p->index, i, type_string,
  722.        ((tag & PSYCHO_IOMMU_TAG_WRITE) ? 1 : 0),
  723.        ((tag & PSYCHO_IOMMU_TAG_STREAM) ? 1 : 0),
  724.        ((tag & PSYCHO_IOMMU_TAG_SIZE) ? 64 : 8),
  725.        (tag & PSYCHO_IOMMU_TAG_VPAGE) << IOMMU_PAGE_SHIFT);
  726. printk("PSYCHO%d: IOMMU DATA(%d)[valid(%d) cache(%d) ppg(%016lx)]n",
  727.        p->index, i,
  728.        ((data & PSYCHO_IOMMU_DATA_VALID) ? 1 : 0),
  729.        ((data & PSYCHO_IOMMU_DATA_CACHE) ? 1 : 0),
  730.        (data & PSYCHO_IOMMU_DATA_PPAGE) << IOMMU_PAGE_SHIFT);
  731. }
  732. }
  733. __psycho_check_stc_error(p, afsr, afar, type);
  734. spin_unlock_irqrestore(&iommu->lock, flags);
  735. }
  737. /* Uncorrectable Errors.  Cause of the error and the address are
  738.  * recorded in the UE_AFSR and UE_AFAR of PSYCHO.  They are errors
  739.  * relating to UPA interface transactions.
  740.  */
  741. #define PSYCHO_UE_AFSR 0x0030UL
  742. #define  PSYCHO_UEAFSR_PPIO 0x8000000000000000 /* Primary PIO is cause         */
  743. #define  PSYCHO_UEAFSR_PDRD 0x4000000000000000 /* Primary DVMA read is cause   */
  744. #define  PSYCHO_UEAFSR_PDWR 0x2000000000000000 /* Primary DVMA write is cause  */
  745. #define  PSYCHO_UEAFSR_SPIO 0x1000000000000000 /* Secondary PIO is cause       */
  746. #define  PSYCHO_UEAFSR_SDRD 0x0800000000000000 /* Secondary DVMA read is cause */
  747. #define  PSYCHO_UEAFSR_SDWR 0x0400000000000000 /* Secondary DVMA write is cause*/
  748. #define  PSYCHO_UEAFSR_RESV1 0x03ff000000000000 /* Reserved                     */
  749. #define  PSYCHO_UEAFSR_BMSK 0x0000ffff00000000 /* Bytemask of failed transfer  */
  750. #define  PSYCHO_UEAFSR_DOFF 0x00000000e0000000 /* Doubleword Offset            */
  751. #define  PSYCHO_UEAFSR_MID 0x000000001f000000 /* UPA MID causing the fault    */
  752. #define  PSYCHO_UEAFSR_BLK 0x0000000000800000 /* Trans was block operation    */
  753. #define  PSYCHO_UEAFSR_RESV2 0x00000000007fffff /* Reserved                     */
  754. #define PSYCHO_UE_AFAR 0x0038UL
  756. static void psycho_ue_intr(int irq, void *dev_id, struct pt_regs *regs)
  757. {
  758. struct pci_controller_info *p = dev_id;
  759. unsigned long afsr_reg = p->controller_regs + PSYCHO_UE_AFSR;
  760. unsigned long afar_reg = p->controller_regs + PSYCHO_UE_AFAR;
  761. unsigned long afsr, afar, error_bits;
  762. int reported;
  764. /* Latch uncorrectable error status. */
  765. afar = psycho_read(afar_reg);
  766. afsr = psycho_read(afsr_reg);
  768. /* Clear the primary/secondary error status bits. */
  769. error_bits = afsr &
  770. (PSYCHO_UEAFSR_PPIO | PSYCHO_UEAFSR_PDRD | PSYCHO_UEAFSR_PDWR |
  771.  PSYCHO_UEAFSR_SPIO | PSYCHO_UEAFSR_SDRD | PSYCHO_UEAFSR_SDWR);
  772. if (!error_bits)
  773. return;
  774. psycho_write(afsr_reg, error_bits);
  776. /* Log the error. */
  777. printk("PSYCHO%d: Uncorrectable Error, primary error type[%s]n",
  778.        p->index,
  779.        (((error_bits & PSYCHO_UEAFSR_PPIO) ?
  780.  "PIO" :
  781.  ((error_bits & PSYCHO_UEAFSR_PDRD) ?
  782.   "DMA Read" :
  783.   ((error_bits & PSYCHO_UEAFSR_PDWR) ?
  784.    "DMA Write" : "???")))));
  785. printk("PSYCHO%d: bytemask[%04lx] dword_offset[%lx] UPA_MID[%02lx] was_block(%d)n",
  786.        p->index,
  787.        (afsr & PSYCHO_UEAFSR_BMSK) >> 32UL,
  788.        (afsr & PSYCHO_UEAFSR_DOFF) >> 29UL,
  789.        (afsr & PSYCHO_UEAFSR_MID) >> 24UL,
  790.        ((afsr & PSYCHO_UEAFSR_BLK) ? 1 : 0));
  791. printk("PSYCHO%d: UE AFAR [%016lx]n", p->index, afar);
  792. printk("PSYCHO%d: UE Secondary errors [", p->index);
  793. reported = 0;
  794. if (afsr & PSYCHO_UEAFSR_SPIO) {
  795. reported++;
  796. printk("(PIO)");
  797. }
  798. if (afsr & PSYCHO_UEAFSR_SDRD) {
  799. reported++;
  800. printk("(DMA Read)");
  801. }
  802. if (afsr & PSYCHO_UEAFSR_SDWR) {
  803. reported++;
  804. printk("(DMA Write)");
  805. }
  806. if (!reported)
  807. printk("(none)");
  808. printk("]n");
  810. /* Interrogate IOMMU for error status. */
  811. psycho_check_iommu_error(p, afsr, afar, UE_ERR);
  812. }
  814. /* Correctable Errors. */
  815. #define PSYCHO_CE_AFSR 0x0040UL
  816. #define  PSYCHO_CEAFSR_PPIO 0x8000000000000000 /* Primary PIO is cause         */
  817. #define  PSYCHO_CEAFSR_PDRD 0x4000000000000000 /* Primary DVMA read is cause   */
  818. #define  PSYCHO_CEAFSR_PDWR 0x2000000000000000 /* Primary DVMA write is cause  */
  819. #define  PSYCHO_CEAFSR_SPIO 0x1000000000000000 /* Secondary PIO is cause       */
  820. #define  PSYCHO_CEAFSR_SDRD 0x0800000000000000 /* Secondary DVMA read is cause */
  821. #define  PSYCHO_CEAFSR_SDWR 0x0400000000000000 /* Secondary DVMA write is cause*/
  822. #define  PSYCHO_CEAFSR_RESV1 0x0300000000000000 /* Reserved                     */
  823. #define  PSYCHO_CEAFSR_ESYND 0x00ff000000000000 /* Syndrome Bits                */
  824. #define  PSYCHO_CEAFSR_BMSK 0x0000ffff00000000 /* Bytemask of failed transfer  */
  825. #define  PSYCHO_CEAFSR_DOFF 0x00000000e0000000 /* Double Offset                */
  826. #define  PSYCHO_CEAFSR_MID 0x000000001f000000 /* UPA MID causing the fault    */
  827. #define  PSYCHO_CEAFSR_BLK 0x0000000000800000 /* Trans was block operation    */
  828. #define  PSYCHO_CEAFSR_RESV2 0x00000000007fffff /* Reserved                     */
  829. #define PSYCHO_CE_AFAR 0x0040UL
  831. static void psycho_ce_intr(int irq, void *dev_id, struct pt_regs *regs)
  832. {
  833. struct pci_controller_info *p = dev_id;
  834. unsigned long afsr_reg = p->controller_regs + PSYCHO_CE_AFSR;
  835. unsigned long afar_reg = p->controller_regs + PSYCHO_CE_AFAR;
  836. unsigned long afsr, afar, error_bits;
  837. int reported;
  839. /* Latch error status. */
  840. afar = psycho_read(afar_reg);
  841. afsr = psycho_read(afsr_reg);
  843. /* Clear primary/secondary error status bits. */
  844. error_bits = afsr &
  845. (PSYCHO_CEAFSR_PPIO | PSYCHO_CEAFSR_PDRD | PSYCHO_CEAFSR_PDWR |
  846.  PSYCHO_CEAFSR_SPIO | PSYCHO_CEAFSR_SDRD | PSYCHO_CEAFSR_SDWR);
  847. if (!error_bits)
  848. return;
  849. psycho_write(afsr_reg, error_bits);
  851. /* Log the error. */
  852. printk("PSYCHO%d: Correctable Error, primary error type[%s]n",
  853.        p->index,
  854.        (((error_bits & PSYCHO_CEAFSR_PPIO) ?
  855.  "PIO" :
  856.  ((error_bits & PSYCHO_CEAFSR_PDRD) ?
  857.   "DMA Read" :
  858.   ((error_bits & PSYCHO_CEAFSR_PDWR) ?
  859.    "DMA Write" : "???")))));
  861. /* XXX Use syndrome and afar to print out module string just like
  862.  * XXX UDB CE trap handler does... -DaveM
  863.  */
  864. printk("PSYCHO%d: syndrome[%02lx] bytemask[%04lx] dword_offset[%lx] "
  865.        "UPA_MID[%02lx] was_block(%d)n",
  866.        p->index,
  867.        (afsr & PSYCHO_CEAFSR_ESYND) >> 48UL,
  868.        (afsr & PSYCHO_CEAFSR_BMSK) >> 32UL,
  869.        (afsr & PSYCHO_CEAFSR_DOFF) >> 29UL,
  870.        (afsr & PSYCHO_CEAFSR_MID) >> 24UL,
  871.        ((afsr & PSYCHO_CEAFSR_BLK) ? 1 : 0));
  872. printk("PSYCHO%d: CE AFAR [%016lx]n", p->index, afar);
  873. printk("PSYCHO%d: CE Secondary errors [", p->index);
  874. reported = 0;
  875. if (afsr & PSYCHO_CEAFSR_SPIO) {
  876. reported++;
  877. printk("(PIO)");
  878. }
  879. if (afsr & PSYCHO_CEAFSR_SDRD) {
  880. reported++;
  881. printk("(DMA Read)");
  882. }
  883. if (afsr & PSYCHO_CEAFSR_SDWR) {
  884. reported++;
  885. printk("(DMA Write)");
  886. }
  887. if (!reported)
  888. printk("(none)");
  889. printk("]n");
  890. }
  892. /* PCI Errors.  They are signalled by the PCI bus module since they
  893.  * are assosciated with a specific bus segment.
  894.  */
  895. #define PSYCHO_PCI_AFSR_A 0x2010UL
  896. #define PSYCHO_PCI_AFSR_B 0x4010UL
  897. #define  PSYCHO_PCIAFSR_PMA 0x8000000000000000 /* Primary Master Abort Error   */
  898. #define  PSYCHO_PCIAFSR_PTA 0x4000000000000000 /* Primary Target Abort Error   */
  899. #define  PSYCHO_PCIAFSR_PRTRY 0x2000000000000000 /* Primary Excessive Retries    */
  900. #define  PSYCHO_PCIAFSR_PPERR 0x1000000000000000 /* Primary Parity Error         */
  901. #define  PSYCHO_PCIAFSR_SMA 0x0800000000000000 /* Secondary Master Abort Error */
  902. #define  PSYCHO_PCIAFSR_STA 0x0400000000000000 /* Secondary Target Abort Error */
  903. #define  PSYCHO_PCIAFSR_SRTRY 0x0200000000000000 /* Secondary Excessive Retries  */
  904. #define  PSYCHO_PCIAFSR_SPERR 0x0100000000000000 /* Secondary Parity Error       */
  905. #define  PSYCHO_PCIAFSR_RESV1 0x00ff000000000000 /* Reserved                     */
  906. #define  PSYCHO_PCIAFSR_BMSK 0x0000ffff00000000 /* Bytemask of failed transfer  */
  907. #define  PSYCHO_PCIAFSR_BLK 0x0000000080000000 /* Trans was block operation    */
  908. #define  PSYCHO_PCIAFSR_RESV2 0x0000000040000000 /* Reserved                     */
  909. #define  PSYCHO_PCIAFSR_MID 0x000000003e000000 /* MID causing the error        */
  910. #define  PSYCHO_PCIAFSR_RESV3 0x0000000001ffffff /* Reserved                     */
  911. #define PSYCHO_PCI_AFAR_A 0x2018UL
  912. #define PSYCHO_PCI_AFAR_B 0x4018UL
  914. static void psycho_pcierr_intr(int irq, void *dev_id, struct pt_regs *regs)
  915. {
  916. struct pci_pbm_info *pbm = dev_id;
  917. struct pci_controller_info *p = pbm->parent;
  918. unsigned long afsr_reg, afar_reg;
  919. unsigned long afsr, afar, error_bits;
  920. int is_pbm_a, reported;
  922. is_pbm_a = (pbm == &pbm->parent->pbm_A);
  923. if (is_pbm_a) {
  924. afsr_reg = p->controller_regs + PSYCHO_PCI_AFSR_A;
  925. afar_reg = p->controller_regs + PSYCHO_PCI_AFAR_A;
  926. } else {
  927. afsr_reg = p->controller_regs + PSYCHO_PCI_AFSR_B;
  928. afar_reg = p->controller_regs + PSYCHO_PCI_AFAR_B;
  929. }
  931. /* Latch error status. */
  932. afar = psycho_read(afar_reg);
  933. afsr = psycho_read(afsr_reg);
  935. /* Clear primary/secondary error status bits. */
  936. error_bits = afsr &
  937. (PSYCHO_PCIAFSR_PMA | PSYCHO_PCIAFSR_PTA |
  938.  PSYCHO_PCIAFSR_PRTRY | PSYCHO_PCIAFSR_PPERR |
  939.  PSYCHO_PCIAFSR_SMA | PSYCHO_PCIAFSR_STA |
  940.  PSYCHO_PCIAFSR_SRTRY | PSYCHO_PCIAFSR_SPERR);
  941. if (!error_bits)
  942. return;
  943. psycho_write(afsr_reg, error_bits);
  945. /* Log the error. */
  946. printk("PSYCHO%d(PBM%c): PCI Error, primary error type[%s]n",
  947.        p->index, (is_pbm_a ? 'A' : 'B'),
  948.        (((error_bits & PSYCHO_PCIAFSR_PMA) ?
  949.  "Master Abort" :
  950.  ((error_bits & PSYCHO_PCIAFSR_PTA) ?
  951.   "Target Abort" :
  952.   ((error_bits & PSYCHO_PCIAFSR_PRTRY) ?
  953.    "Excessive Retries" :
  954.    ((error_bits & PSYCHO_PCIAFSR_PPERR) ?
  955.     "Parity Error" : "???"))))));
  956. printk("PSYCHO%d(PBM%c): bytemask[%04lx] UPA_MID[%02lx] was_block(%d)n",
  957.        p->index, (is_pbm_a ? 'A' : 'B'),
  958.        (afsr & PSYCHO_PCIAFSR_BMSK) >> 32UL,
  959.        (afsr & PSYCHO_PCIAFSR_MID) >> 25UL,
  960.        (afsr & PSYCHO_PCIAFSR_BLK) ? 1 : 0);
  961. printk("PSYCHO%d(PBM%c): PCI AFAR [%016lx]n",
  962.        p->index, (is_pbm_a ? 'A' : 'B'), afar);
  963. printk("PSYCHO%d(PBM%c): PCI Secondary errors [",
  964.        p->index, (is_pbm_a ? 'A' : 'B'));
  965. reported = 0;
  966. if (afsr & PSYCHO_PCIAFSR_SMA) {
  967. reported++;
  968. printk("(Master Abort)");
  969. }
  970. if (afsr & PSYCHO_PCIAFSR_STA) {
  971. reported++;
  972. printk("(Target Abort)");
  973. }
  974. if (afsr & PSYCHO_PCIAFSR_SRTRY) {
  975. reported++;
  976. printk("(Excessive Retries)");
  977. }
  978. if (afsr & PSYCHO_PCIAFSR_SPERR) {
  979. reported++;
  980. printk("(Parity Error)");
  981. }
  982. if (!reported)
  983. printk("(none)");
  984. printk("]n");
  986. /* For the error types shown, scan PBM's PCI bus for devices
  987.  * which have logged that error type.
  988.  */
  990. /* If we see a Target Abort, this could be the result of an
  991.  * IOMMU translation error of some sort.  It is extremely
  992.  * useful to log this information as usually it indicates
  993.  * a bug in the IOMMU support code or a PCI device driver.
  994.  */
  995. if (error_bits & (PSYCHO_PCIAFSR_PTA | PSYCHO_PCIAFSR_STA)) {
  996. psycho_check_iommu_error(p, afsr, afar, PCI_ERR);
  997. pci_scan_for_target_abort(p, pbm, pbm->pci_bus);
  998. }
  999. if (error_bits & (PSYCHO_PCIAFSR_PMA | PSYCHO_PCIAFSR_SMA))
  1000. pci_scan_for_master_abort(p, pbm, pbm->pci_bus);
  1002. /* For excessive retries, PSYCHO/PBM will abort the device
  1003.  * and there is no way to specifically check for excessive
  1004.  * retries in the config space status registers.  So what
  1005.  * we hope is that we'll catch it via the master/target
  1006.  * abort events.
  1007.  */
  1009. if (error_bits & (PSYCHO_PCIAFSR_PPERR | PSYCHO_PCIAFSR_SPERR))
  1010. pci_scan_for_parity_error(p, pbm, pbm->pci_bus);
  1011. }
  1013. /* XXX What about PowerFail/PowerManagement??? -DaveM */
  1014. #define PSYCHO_ECC_CTRL 0x0020
  1015. #define  PSYCHO_ECCCTRL_EE  0x8000000000000000 /* Enable ECC Checking */
  1016. #define  PSYCHO_ECCCTRL_UE  0x4000000000000000 /* Enable UE Interrupts */
  1017. #define  PSYCHO_ECCCTRL_CE  0x2000000000000000 /* Enable CE INterrupts */
  1018. #define PSYCHO_UE_INO 0x2e
  1019. #define PSYCHO_CE_INO 0x2f
  1020. #define PSYCHO_PCIERR_A_INO 0x30
  1021. #define PSYCHO_PCIERR_B_INO 0x31
  1022. static void __init psycho_register_error_handlers(struct pci_controller_info *p)
  1023. {
  1024. struct pci_pbm_info *pbm = &p->pbm_A; /* arbitrary */
  1025. unsigned long base = p->controller_regs;
  1026. unsigned int irq, portid = p->portid;
  1027. u64 tmp;
  1029. /* Build IRQs and register handlers. */
  1030. irq = psycho_irq_build(pbm, NULL, (portid << 6) | PSYCHO_UE_INO);
  1031. if (request_irq(irq, psycho_ue_intr,
  1032. SA_SHIRQ, "PSYCHO UE", p) < 0) {
  1033. prom_printf("PSYCHO%d: Cannot register UE interrupt.n",
  1034.     p->index);
  1035. prom_halt();
  1036. }
  1038. irq = psycho_irq_build(pbm, NULL, (portid << 6) | PSYCHO_CE_INO);
  1039. if (request_irq(irq, psycho_ce_intr,
  1040. SA_SHIRQ, "PSYCHO CE", p) < 0) {
  1041. prom_printf("PSYCHO%d: Cannot register CE interrupt.n",
  1042.     p->index);
  1043. prom_halt();
  1044. }
  1046. irq = psycho_irq_build(pbm, NULL, (portid << 6) | PSYCHO_PCIERR_A_INO);
  1047. if (request_irq(irq, psycho_pcierr_intr,
  1048. SA_SHIRQ, "PSYCHO PCIERR", &p->pbm_A) < 0) {
  1049. prom_printf("PSYCHO%d(PBMA): Cannot register PciERR interrupt.n",
  1050.     p->index);
  1051. prom_halt();
  1052. }
  1054. irq = psycho_irq_build(pbm, NULL, (portid << 6) | PSYCHO_PCIERR_B_INO);
  1055. if (request_irq(irq, psycho_pcierr_intr,
  1056. SA_SHIRQ, "PSYCHO PCIERR", &p->pbm_B) < 0) {
  1057. prom_printf("PSYCHO%d(PBMB): Cannot register PciERR interrupt.n",
  1058.     p->index);
  1059. prom_halt();
  1060. }
  1062. /* Enable UE and CE interrupts for controller. */
  1063. psycho_write(base + PSYCHO_ECC_CTRL,
  1064.      (PSYCHO_ECCCTRL_EE |
  1065.       PSYCHO_ECCCTRL_UE |
  1066.       PSYCHO_ECCCTRL_CE));
  1068. /* Enable PCI Error interrupts and clear error
  1069.  * bits for each PBM.
  1070.  */
  1071. tmp = psycho_read(base + PSYCHO_PCIA_CTRL);
  1072. tmp |= (PSYCHO_PCICTRL_SBH_ERR |
  1073. PSYCHO_PCICTRL_SERR |
  1074. PSYCHO_PCICTRL_SBH_INT |
  1075. PSYCHO_PCICTRL_EEN);
  1076. psycho_write(base + PSYCHO_PCIA_CTRL, tmp);
  1077.      
  1078. tmp = psycho_read(base + PSYCHO_PCIB_CTRL);
  1079. tmp |= (PSYCHO_PCICTRL_SBH_ERR |
  1080. PSYCHO_PCICTRL_SERR |
  1081. PSYCHO_PCICTRL_SBH_INT |
  1082. PSYCHO_PCICTRL_EEN);
  1083. psycho_write(base + PSYCHO_PCIB_CTRL, tmp);
  1084. }
  1086. /* PSYCHO boot time probing and initialization. */
  1087. static void __init psycho_resource_adjust(struct pci_dev *pdev,
  1088.   struct resource *res,
  1089.   struct resource *root)
  1090. {
  1091. res->start += root->start;
  1092. res->end += root->start;
  1093. }
  1095. static void __init psycho_base_address_update(struct pci_dev *pdev, int resource)
  1096. {
  1097. struct pcidev_cookie *pcp = pdev->sysdata;
  1098. struct pci_pbm_info *pbm = pcp->pbm;
  1099. struct resource *res, *root;
  1100. u32 reg;
  1101. int where, size, is_64bit;
  1103. res = &pdev->resource[resource];
  1104. if (resource < 6) {
  1105. where = PCI_BASE_ADDRESS_0 + (resource * 4);
  1106. } else if (resource == PCI_ROM_RESOURCE) {
  1107. where = pdev->rom_base_reg;
  1108. } else {
  1109. /* Somebody might have asked allocation of a non-standard resource */
  1110. return;
  1111. }
  1113. is_64bit = 0;
  1114. if (res->flags & IORESOURCE_IO)
  1115. root = &pbm->io_space;
  1116. else {
  1117. root = &pbm->mem_space;
  1118. if ((res->flags & PCI_BASE_ADDRESS_MEM_TYPE_MASK)
  1119.     == PCI_BASE_ADDRESS_MEM_TYPE_64)
  1120. is_64bit = 1;
  1121. }
  1123. size = res->end - res->start;
  1124. pci_read_config_dword(pdev, where, &reg);
  1125. reg = ((reg & size) |
  1126.        (((u32)(res->start - root->start)) & ~size));
  1127. if (resource == PCI_ROM_RESOURCE) {
  1128. reg |= PCI_ROM_ADDRESS_ENABLE;
  1129. res->flags |= PCI_ROM_ADDRESS_ENABLE;
  1130. }
  1131. pci_write_config_dword(pdev, where, reg);
  1133. /* This knows that the upper 32-bits of the address
  1134.  * must be zero.  Our PCI common layer enforces this.
  1135.  */
  1136. if (is_64bit)
  1137. pci_write_config_dword(pdev, where + 4, 0);
  1138. }
  1140. /* We have to do the config space accesses by hand, thus... */
  1141. #define PBM_BRIDGE_BUS 0x40
  1142. #define PBM_BRIDGE_SUBORDINATE 0x41
  1143. static void __init pbm_renumber(struct pci_pbm_info *pbm, u8 orig_busno)
  1144. {
  1145. u8 *addr, busno;
  1146. int nbus;
  1148. busno = pci_highest_busnum;
  1149. nbus = pbm->pci_last_busno - pbm->pci_first_busno;
  1151. addr = psycho_pci_config_mkaddr(pbm, orig_busno,
  1152. 0, PBM_BRIDGE_BUS);
  1153. pci_config_write8(addr, busno);
  1154. addr = psycho_pci_config_mkaddr(pbm, busno,
  1155. 0, PBM_BRIDGE_SUBORDINATE);
  1156. pci_config_write8(addr, busno + nbus);
  1158. pbm->pci_first_busno = busno;
  1159. pbm->pci_last_busno = busno + nbus;
  1160. pci_highest_busnum = busno + nbus + 1;
  1162. do {
  1163. pci_bus2pbm[busno++] = pbm;
  1164. } while (nbus--);
  1165. }
  1167. /* We have to do the config space accesses by hand here since
  1168.  * the pci_bus2pbm array is not ready yet.
  1169.  */
  1170. static void __init pbm_pci_bridge_renumber(struct pci_pbm_info *pbm,
  1171.    u8 busno)
  1172. {
  1173. u32 devfn, l, class;
  1174. u8 hdr_type;
  1175. int is_multi = 0;
  1177. for(devfn = 0; devfn < 0xff; ++devfn) {
  1178. u32 *dwaddr;
  1179. u8 *baddr;
  1181. if (PCI_FUNC(devfn) != 0 && is_multi == 0)
  1182. continue;
  1184. /* Anything there? */
  1185. dwaddr = psycho_pci_config_mkaddr(pbm, busno, devfn, PCI_VENDOR_ID);
  1186. l = 0xffffffff;
  1187. pci_config_read32(dwaddr, &l);
  1188. if (l == 0xffffffff || l == 0x00000000 ||
  1189.     l == 0x0000ffff || l == 0xffff0000) {
  1190. is_multi = 0;
  1191. continue;
  1192. }
  1194. baddr = psycho_pci_config_mkaddr(pbm, busno, devfn, PCI_HEADER_TYPE);
  1195. pci_config_read8(baddr, &hdr_type);
  1196. if (PCI_FUNC(devfn) == 0)
  1197. is_multi = hdr_type & 0x80;
  1199. dwaddr = psycho_pci_config_mkaddr(pbm, busno, devfn, PCI_CLASS_REVISION);
  1200. class = 0xffffffff;
  1201. pci_config_read32(dwaddr, &class);
  1202. if ((class >> 16) == PCI_CLASS_BRIDGE_PCI) {
  1203. u32 buses = 0xffffffff;
  1205. dwaddr = psycho_pci_config_mkaddr(pbm, busno, devfn,
  1206.   PCI_PRIMARY_BUS);
  1207. pci_config_read32(dwaddr, &buses);
  1208. pbm_pci_bridge_renumber(pbm, (buses >> 8) & 0xff);
  1209. buses &= 0xff000000;
  1210. pci_config_write32(dwaddr, buses);
  1211. }
  1212. }
  1213. }
  1215. static void __init pbm_bridge_reconfigure(struct pci_controller_info *p)
  1216. {
  1217. struct pci_pbm_info *pbm;
  1218. u8 *addr;
  1220. /* Clear out primary/secondary/subordinate bus numbers on
  1221.  * all PCI-to-PCI bridges under each PBM.  The generic bus
  1222.  * probing will fix them up.
  1223.  */
  1224. pbm_pci_bridge_renumber(&p->pbm_B, p->pbm_B.pci_first_busno);
  1225. pbm_pci_bridge_renumber(&p->pbm_A, p->pbm_A.pci_first_busno);
  1227. /* Move PBM A out of the way. */
  1228. pbm = &p->pbm_A;
  1229. addr = psycho_pci_config_mkaddr(pbm, pbm->pci_first_busno,
  1230. 0, PBM_BRIDGE_BUS);
  1231. pci_config_write8(addr, 0xff);
  1232. addr = psycho_pci_config_mkaddr(pbm, 0xff,
  1233. 0, PBM_BRIDGE_SUBORDINATE);
  1234. pci_config_write8(addr, 0xff);
  1236. /* Now we can safely renumber both PBMs. */
  1237. pbm_renumber(&p->pbm_B, p->pbm_B.pci_first_busno);
  1238. pbm_renumber(&p->pbm_A, 0xff);
  1239. }
  1241. static void __init pbm_config_busmastering(struct pci_pbm_info *pbm)
  1242. {
  1243. u8 *addr;
  1245. /* Set cache-line size to 64 bytes, this is actually
  1246.  * a nop but I do it for completeness.
  1247.  */
  1248. addr = psycho_pci_config_mkaddr(pbm, pbm->pci_first_busno,
  1249. 0, PCI_CACHE_LINE_SIZE);
  1250. pci_config_write8(addr, 64 / sizeof(u32));
  1252. /* Set PBM latency timer to 64 PCI clocks. */
  1253. addr = psycho_pci_config_mkaddr(pbm, pbm->pci_first_busno,
  1254. 0, PCI_LATENCY_TIMER);
  1255. pci_config_write8(addr, 64);
  1256. }
  1258. static void __init pbm_scan_bus(struct pci_controller_info *p,
  1259. struct pci_pbm_info *pbm)
  1260. {
  1261. struct pcidev_cookie *cookie = kmalloc(sizeof(*cookie), GFP_KERNEL);
  1263. if (!cookie) {
  1264. prom_printf("PSYCHO: Critical allocation failure.n");
  1265. prom_halt();
  1266. }
  1268. /* All we care about is the PBM. */
  1269. memset(cookie, 0, sizeof(*cookie));
  1270. cookie->pbm = pbm;
  1272. pbm->pci_bus = pci_scan_bus(pbm->pci_first_busno,
  1273.     p->pci_ops,
  1274.     pbm);
  1275. pci_fixup_host_bridge_self(pbm->pci_bus);
  1276. pbm->pci_bus->self->sysdata = cookie;
  1278. pci_fill_in_pbm_cookies(pbm->pci_bus, pbm, pbm->prom_node);
  1279. pci_record_assignments(pbm, pbm->pci_bus);
  1280. pci_assign_unassigned(pbm, pbm->pci_bus);
  1281. pci_fixup_irq(pbm, pbm->pci_bus);
  1282. pci_determine_66mhz_disposition(pbm, pbm->pci_bus);
  1283. pci_setup_busmastering(pbm, pbm->pci_bus);
  1284. }
  1286. static void __init psycho_scan_bus(struct pci_controller_info *p)
  1287. {
  1288. pbm_bridge_reconfigure(p);
  1289. pbm_config_busmastering(&p->pbm_B);
  1290. p->pbm_B.is_66mhz_capable = 0;
  1291. pbm_config_busmastering(&p->pbm_A);
  1292. p->pbm_A.is_66mhz_capable = 1;
  1293. pbm_scan_bus(p, &p->pbm_B);
  1294. pbm_scan_bus(p, &p->pbm_A);
  1296. /* After the PCI bus scan is complete, we can register
  1297.  * the error interrupt handlers.
  1298.  */
  1299. psycho_register_error_handlers(p);
  1300. }
  1302. static void __init psycho_iommu_init(struct pci_controller_info *p)
  1303. {
  1304. struct pci_iommu *iommu = p->pbm_A.iommu;
  1305. unsigned long tsbbase, i;
  1306. u64 control;
  1308. /* Setup initial software IOMMU state. */
  1309. spin_lock_init(&iommu->lock);
  1310. iommu->iommu_cur_ctx = 0;
  1312. /* Register addresses. */
  1313. iommu->iommu_control  = p->controller_regs + PSYCHO_IOMMU_CONTROL;
  1314. iommu->iommu_tsbbase  = p->controller_regs + PSYCHO_IOMMU_TSBBASE;
  1315. iommu->iommu_flush    = p->controller_regs + PSYCHO_IOMMU_FLUSH;
  1316. /* PSYCHO's IOMMU lacks ctx flushing. */
  1317. iommu->iommu_ctxflush = 0;
  1319. /* We use the main control register of PSYCHO as the write
  1320.  * completion register.
  1321.  */
  1322. iommu->write_complete_reg = p->controller_regs + PSYCHO_CONTROL;
  1324. /*
  1325.  * Invalidate TLB Entries.
  1326.  */
  1327. control = psycho_read(p->controller_regs + PSYCHO_IOMMU_CONTROL);
  1328. control |= PSYCHO_IOMMU_CTRL_DENAB;
  1329. psycho_write(p->controller_regs + PSYCHO_IOMMU_CONTROL, control);
  1330. for(i = 0; i < 16; i++) {
  1331. psycho_write(p->controller_regs + PSYCHO_IOMMU_TAG + (i * 8UL), 0);
  1332. psycho_write(p->controller_regs + PSYCHO_IOMMU_DATA + (i * 8UL), 0);
  1333. }
  1335. /* Leave diag mode enabled for full-flushing done
  1336.  * in pci_iommu.c
  1337.  */
  1339. /* Using assumed page size 8K with 128K entries we need 1MB iommu page
  1340.  * table (128K ioptes * 8 bytes per iopte).  This is
  1341.  * page order 7 on UltraSparc.
  1342.  */
  1343. tsbbase = __get_free_pages(GFP_KERNEL, get_order(IO_TSB_SIZE));
  1344. if (!tsbbase) {
  1345. prom_printf("PSYCHO_IOMMU: Error, gfp(tsb) failed.n");
  1346. prom_halt();
  1347. }
  1348. iommu->page_table = (iopte_t *)tsbbase;
  1349. iommu->page_table_sz_bits = 17;
  1350. iommu->page_table_map_base = 0xc0000000;
  1351. iommu->dma_addr_mask = 0xffffffff;
  1352. memset((char *)tsbbase, 0, IO_TSB_SIZE);
  1354. /* We start with no consistent mappings. */
  1355. iommu->lowest_consistent_map =
  1356. 1 << (iommu->page_table_sz_bits - PBM_LOGCLUSTERS);
  1358. for (i = 0; i < PBM_NCLUSTERS; i++) {
  1359. iommu->alloc_info[i].flush = 0;
  1360. iommu->alloc_info[i].next = 0;
  1361. }
  1363. psycho_write(p->controller_regs + PSYCHO_IOMMU_TSBBASE, __pa(tsbbase));
  1365. control = psycho_read(p->controller_regs + PSYCHO_IOMMU_CONTROL);
  1366. control &= ~(PSYCHO_IOMMU_CTRL_TSBSZ | PSYCHO_IOMMU_CTRL_TBWSZ);
  1367. control |= (PSYCHO_IOMMU_TSBSZ_128K | PSYCHO_IOMMU_CTRL_ENAB);
  1368. psycho_write(p->controller_regs + PSYCHO_IOMMU_CONTROL, control);
  1370. /* If necessary, hook us up for starfire IRQ translations. */
  1371. if(this_is_starfire)
  1372. p->starfire_cookie = starfire_hookup(p->portid);
  1373. else
  1374. p->starfire_cookie = NULL;
  1375. }
  1377. #define PSYCHO_IRQ_RETRY 0x1a00UL
  1378. #define PSYCHO_PCIA_DIAG 0x2020UL
  1379. #define PSYCHO_PCIB_DIAG 0x4020UL
  1380. #define  PSYCHO_PCIDIAG_RESV  0xffffffffffffff80 /* Reserved                     */
  1381. #define  PSYCHO_PCIDIAG_DRETRY  0x0000000000000040 /* Disable retry limit          */
  1382. #define  PSYCHO_PCIDIAG_DISYNC  0x0000000000000020 /* Disable DMA wr / irq sync    */
  1383. #define  PSYCHO_PCIDIAG_DDWSYNC  0x0000000000000010 /* Disable DMA wr / PIO rd sync */
  1384. #define  PSYCHO_PCIDIAG_IDDPAR  0x0000000000000008 /* Invert DMA data parity       */
  1385. #define  PSYCHO_PCIDIAG_IPDPAR  0x0000000000000004 /* Invert PIO data parity       */
  1386. #define  PSYCHO_PCIDIAG_IPAPAR  0x0000000000000002 /* Invert PIO address parity    */
  1387. #define  PSYCHO_PCIDIAG_LPBACK  0x0000000000000001 /* Enable loopback mode         */
  1389. static void psycho_controller_hwinit(struct pci_controller_info *p)
  1390. {
  1391. u64 tmp;
  1393. /* PROM sets the IRQ retry value too low, increase it. */
  1394. psycho_write(p->controller_regs + PSYCHO_IRQ_RETRY, 0xff);
  1396. /* Enable arbiter for all PCI slots. */
  1397. tmp = psycho_read(p->controller_regs + PSYCHO_PCIA_CTRL);
  1398. tmp |= PSYCHO_PCICTRL_AEN;
  1399. psycho_write(p->controller_regs + PSYCHO_PCIA_CTRL, tmp);
  1401. tmp = psycho_read(p->controller_regs + PSYCHO_PCIB_CTRL);
  1402. tmp |= PSYCHO_PCICTRL_AEN;
  1403. psycho_write(p->controller_regs + PSYCHO_PCIB_CTRL, tmp);
  1405. /* Disable DMA write / PIO read synchronization on
  1406.  * both PCI bus segments.
  1407.  * [ U2P Erratum 1243770, STP2223BGA data sheet ]
  1408.  */
  1409. tmp = psycho_read(p->controller_regs + PSYCHO_PCIA_DIAG);
  1410. tmp |= PSYCHO_PCIDIAG_DDWSYNC;
  1411. psycho_write(p->controller_regs + PSYCHO_PCIA_DIAG, tmp);
  1413. tmp = psycho_read(p->controller_regs + PSYCHO_PCIB_DIAG);
  1414. tmp |= PSYCHO_PCIDIAG_DDWSYNC;
  1415. psycho_write(p->controller_regs + PSYCHO_PCIB_DIAG, tmp);
  1416. }
  1418. static void __init pbm_register_toplevel_resources(struct pci_controller_info *p,
  1419.    struct pci_pbm_info *pbm)
  1420. {
  1421. char *name = pbm->name;
  1423. sprintf(name, "PSYCHO%d PBM%c",
  1424. p->index,
  1425. (pbm == &p->pbm_A ? 'A' : 'B'));
  1426. pbm->io_space.name = pbm->mem_space.name = name;
  1428. request_resource(&ioport_resource, &pbm->io_space);
  1429. request_resource(&iomem_resource, &pbm->mem_space);
  1430. pci_register_legacy_regions(&pbm->io_space,
  1431.     &pbm->mem_space);
  1432. }
  1434. static void psycho_pbm_strbuf_init(struct pci_controller_info *p,
  1435.    struct pci_pbm_info *pbm,
  1436.    int is_pbm_a)
  1437. {
  1438. unsigned long base = p->controller_regs;
  1439. u64 control;
  1441. if (is_pbm_a) {
  1442. pbm->stc.strbuf_control  = base + PSYCHO_STRBUF_CONTROL_A;
  1443. pbm->stc.strbuf_pflush   = base + PSYCHO_STRBUF_FLUSH_A;
  1444. pbm->stc.strbuf_fsync    = base + PSYCHO_STRBUF_FSYNC_A;
  1445. } else {
  1446. pbm->stc.strbuf_control  = base + PSYCHO_STRBUF_CONTROL_B;
  1447. pbm->stc.strbuf_pflush   = base + PSYCHO_STRBUF_FLUSH_B;
  1448. pbm->stc.strbuf_fsync    = base + PSYCHO_STRBUF_FSYNC_B;
  1449. }
  1450. /* PSYCHO's streaming buffer lacks ctx flushing. */
  1451. pbm->stc.strbuf_ctxflush      = 0;
  1452. pbm->stc.strbuf_ctxmatch_base = 0;
  1454. pbm->stc.strbuf_flushflag = (volatile unsigned long *)
  1455. ((((unsigned long)&pbm->stc.__flushflag_buf[0])
  1456.   + 63UL)
  1457.  & ~63UL);
  1458. pbm->stc.strbuf_flushflag_pa = (unsigned long)
  1459. __pa(pbm->stc.strbuf_flushflag);
  1461. /* Enable the streaming buffer.  We have to be careful
  1462.  * just in case OBP left it with LRU locking enabled.
  1463.  *
  1464.  * It is possible to control if PBM will be rerun on
  1465.  * line misses.  Currently I just retain whatever setting
  1466.  * OBP left us with.  All checks so far show it having
  1467.  * a value of zero.
  1468.  */
  1469. #undef PSYCHO_STRBUF_RERUN_ENABLE
  1470. #undef PSYCHO_STRBUF_RERUN_DISABLE
  1471. control = psycho_read(pbm->stc.strbuf_control);
  1472. control |= PSYCHO_STRBUF_CTRL_ENAB;
  1473. control &= ~(PSYCHO_STRBUF_CTRL_LENAB | PSYCHO_STRBUF_CTRL_LPTR);
  1474. #ifdef PSYCHO_STRBUF_RERUN_ENABLE
  1475. control &= ~(PSYCHO_STRBUF_CTRL_RRDIS);
  1476. #else
  1477. #ifdef PSYCHO_STRBUF_RERUN_DISABLE
  1478. control |= PSYCHO_STRBUF_CTRL_RRDIS;
  1479. #endif
  1480. #endif
  1481. psycho_write(pbm->stc.strbuf_control, control);
  1483. pbm->stc.strbuf_enabled = 1;
  1484. }
  1486. #define PSYCHO_IOSPACE_A 0x002000000UL
  1487. #define PSYCHO_IOSPACE_B 0x002010000UL
  1488. #define PSYCHO_IOSPACE_SIZE 0x00000ffffUL
  1489. #define PSYCHO_MEMSPACE_A 0x100000000UL
  1490. #define PSYCHO_MEMSPACE_B 0x180000000UL
  1491. #define PSYCHO_MEMSPACE_SIZE 0x07fffffffUL
  1493. static void psycho_pbm_init(struct pci_controller_info *p,
  1494.     int prom_node, int is_pbm_a)
  1495. {
  1496. unsigned int busrange[2];
  1497. struct pci_pbm_info *pbm;
  1498. int err;
  1500. if (is_pbm_a) {
  1501. pbm = &p->pbm_A;
  1502. pbm->pci_first_slot = 1;
  1503. pbm->io_space.start = p->controller_regs + PSYCHO_IOSPACE_A;
  1504. pbm->mem_space.start = p->controller_regs + PSYCHO_MEMSPACE_A;
  1505. } else {
  1506. pbm = &p->pbm_B;
  1507. pbm->pci_first_slot = 2;
  1508. pbm->io_space.start = p->controller_regs + PSYCHO_IOSPACE_B;
  1509. pbm->mem_space.start = p->controller_regs + PSYCHO_MEMSPACE_B;
  1510. }
  1511. pbm->io_space.end = pbm->io_space.start + PSYCHO_IOSPACE_SIZE;
  1512. pbm->io_space.flags = IORESOURCE_IO;
  1513. pbm->mem_space.end = pbm->mem_space.start + PSYCHO_MEMSPACE_SIZE;
  1514. pbm->mem_space.flags = IORESOURCE_MEM;
  1515. pbm_register_toplevel_resources(p, pbm);
  1517. pbm->parent = p;
  1518. pbm->prom_node = prom_node;
  1519. prom_getstring(prom_node, "name",
  1520.        pbm->prom_name,
  1521.        sizeof(pbm->prom_name));
  1523. err = prom_getproperty(prom_node, "ranges",
  1524.        (char *)pbm->pbm_ranges,
  1525.        sizeof(pbm->pbm_ranges));
  1526. if (err != -1)
  1527. pbm->num_pbm_ranges =
  1528. (err / sizeof(struct linux_prom_pci_ranges));
  1529. else
  1530. pbm->num_pbm_ranges = 0;
  1532. err = prom_getproperty(prom_node, "interrupt-map",
  1533.        (char *)pbm->pbm_intmap,
  1534.        sizeof(pbm->pbm_intmap));
  1535. if (err != -1) {
  1536. pbm->num_pbm_intmap = (err / sizeof(struct linux_prom_pci_intmap));
  1537. err = prom_getproperty(prom_node, "interrupt-map-mask",
  1538.        (char *)&pbm->pbm_intmask,
  1539.        sizeof(pbm->pbm_intmask));
  1540. if (err == -1) {
  1541. prom_printf("PSYCHO-PBM: Fatal error, no "
  1542.     "interrupt-map-mask.n");
  1543. prom_halt();
  1544. }
  1545. } else {
  1546. pbm->num_pbm_intmap = 0;
  1547. memset(&pbm->pbm_intmask, 0, sizeof(pbm->pbm_intmask));
  1548. }
  1550. err = prom_getproperty(prom_node, "bus-range",
  1551.        (char *)&busrange[0],
  1552.        sizeof(busrange));
  1553. if (err == 0 || err == -1) {
  1554. prom_printf("PSYCHO-PBM: Fatal error, no bus-range.n");
  1555. prom_halt();
  1556. }
  1557. pbm->pci_first_busno = busrange[0];
  1558. pbm->pci_last_busno = busrange[1];
  1560. psycho_pbm_strbuf_init(p, pbm, is_pbm_a);
  1561. }
  1563. #define PSYCHO_CONFIGSPACE 0x001000000UL
  1565. void __init psycho_init(int node, char *model_name)
  1566. {
  1567. struct linux_prom64_registers pr_regs[3];
  1568. struct pci_controller_info *p;
  1569. struct pci_iommu *iommu;
  1570. unsigned long flags;
  1571. u32 upa_portid;
  1572. int is_pbm_a, err;
  1574. upa_portid = prom_getintdefault(node, "upa-portid", 0xff);
  1576. spin_lock_irqsave(&pci_controller_lock, flags);
  1577. for(p = pci_controller_root; p; p = p->next) {
  1578. if (p->portid == upa_portid) {
  1579. spin_unlock_irqrestore(&pci_controller_lock, flags);
  1580. is_pbm_a = (p->pbm_A.prom_node == 0);
  1581. psycho_pbm_init(p, node, is_pbm_a);
  1582. return;
  1583. }
  1584. }
  1585. spin_unlock_irqrestore(&pci_controller_lock, flags);
  1587. p = kmalloc(sizeof(struct pci_controller_info), GFP_ATOMIC);
  1588. if (!p) {
  1589. prom_printf("PSYCHO: Fatal memory allocation error.n");
  1590. prom_halt();
  1591. }
  1592. memset(p, 0, sizeof(*p));
  1593. iommu = kmalloc(sizeof(struct pci_iommu), GFP_ATOMIC);
  1594. if (!iommu) {
  1595. prom_printf("PSYCHO: Fatal memory allocation error.n");
  1596. prom_halt();
  1597. }
  1598. memset(iommu, 0, sizeof(*iommu));
  1599. p->pbm_A.iommu = p->pbm_B.iommu = iommu;
  1601. spin_lock_irqsave(&pci_controller_lock, flags);
  1602. p->next = pci_controller_root;
  1603. pci_controller_root = p;
  1604. spin_unlock_irqrestore(&pci_controller_lock, flags);
  1606. p->portid = upa_portid;
  1607. p->index = pci_num_controllers++;
  1608. p->pbms_same_domain = 0;
  1609. p->scan_bus = psycho_scan_bus;
  1610. p->irq_build = psycho_irq_build;
  1611. p->base_address_update = psycho_base_address_update;
  1612. p->resource_adjust = psycho_resource_adjust;
  1613. p->pci_ops = &psycho_ops;
  1615. err = prom_getproperty(node, "reg",
  1616.        (char *)&pr_regs[0],
  1617.        sizeof(pr_regs));
  1618. if (err == 0 || err == -1) {
  1619. prom_printf("PSYCHO: Fatal error, no reg property.n");
  1620. prom_halt();
  1621. }
  1623. p->controller_regs = pr_regs[2].phys_addr;
  1624. printk("PCI: Found PSYCHO, control regs at %016lxn",
  1625.        p->controller_regs);
  1627. p->pbm_A.config_space = p->pbm_B.config_space =
  1628. (pr_regs[2].phys_addr + PSYCHO_CONFIGSPACE);
  1629. printk("PSYCHO: Shared PCI config space at %016lxn",
  1630.        p->pbm_A.config_space);
  1632. /*
  1633.  * Psycho's PCI MEM space is mapped to a 2GB aligned area, so
  1634.  * we need to adjust our MEM space mask.
  1635.  */
  1636. pci_memspace_mask = 0x7fffffffUL;
  1638. psycho_controller_hwinit(p);
  1640. psycho_iommu_init(p);
  1642. is_pbm_a = ((pr_regs[0].phys_addr & 0x6000) == 0x2000);
  1643. psycho_pbm_init(p, node, is_pbm_a);
  1644. }