开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Linux/Unix编程 > 查看源码
pci_etherboot.c
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：9k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

pci_etherboot.c：源码内容
  1. /*
  2.  * This program is free software; you can redistribute it and/or
  3.  * modify it under the terms of the GNU General Public License as
  4.  * published by the Free Software Foundation; either version 2, or (at
  5.  * your option) any later version.
  6.  */
  7. #include <linux/config.h>
  8. #include <asm/galileo-boards/evb64120A/pci.h>
  9. #include <asm/byteorder.h>
  11. #include "etherboot.h"
  12. #include "pci_etherboot.h"
  13. #include "galileo_port.h"
  15. #define MAX_PCI_DEVS 10
  16. PCI_DEVICE pci0_devices[MAX_PCI_DEVS];
  17. PCI_DEVICE pci1_devices[MAX_PCI_DEVS];
  19. static int pci_range_ck(unsigned char bus, unsigned char dev)
  20. {
  21. if ((bus == 0) && (dev >= 0) && (dev < 30))
  22. return 0; // Bus/Device Number OK
  24. return -1; // Bus/Device Number not OK
  25. }
  27. /********************************************************************
  28.  * pcibios_(read/write)_config_(byte/word/dword)
  29.  *
  30.  *Inputs :
  31.  *bus - bus number
  32.  *dev - device number
  33.  *offset - register offset in the configuration space
  34.  *val - value to be written / read
  35.  *
  36.  *Outputs :
  37.  *Sucees/Failure
  38.  *********************************************************************/
  39. #define PCI_CFG_DATA    ((volatile unsigned long *)0xb4000cfc)
  40. #define PCI_CFG_CTRL    ((volatile unsigned long *)0xb4000cf8)
  42. #define PCI_CFG_SET(dev,fun,off) 
  43.         ((*PCI_CFG_CTRL) = cpu_to_le32((0x80000000 | ((dev)<<11) | ((fun)<<8) | (off))))
  45. int pcibios_read_config_dword(unsigned char bus, unsigned char dev,
  46.       unsigned char offset, unsigned int *val)
  47. {
  49. if (offset & 0x3) {
  50. return PCIBIOS_BAD_REGISTER_NUMBER;
  51. }
  52. if (pci_range_ck(bus, dev)) {
  53. *val = 0xFFFFFFFF;
  54. return PCIBIOS_DEVICE_NOT_FOUND;
  55. }
  56. PCI_CFG_SET(dev, 0, offset);
  57. if (dev != 0) {
  58. *val = *PCI_CFG_DATA;
  59. } else {
  60. *val = cpu_to_le32(*PCI_CFG_DATA);
  61. }
  62. return PCIBIOS_SUCCESSFUL;
  63. }
  65. int pcibios_read_config_word(unsigned char bus, unsigned char dev,
  66.      unsigned char offset, unsigned short *val)
  67. {
  68. if (offset & 0x1)
  69. return PCIBIOS_BAD_REGISTER_NUMBER;
  70. if (pci_range_ck(bus, dev)) {
  71. *val = 0xffff;
  72. return PCIBIOS_DEVICE_NOT_FOUND;
  73. }
  74. PCI_CFG_SET(dev, 0, (offset & ~0x3));
  75. if (dev != 0) {
  76. *val = *PCI_CFG_DATA >> ((offset & 3) * 8);
  77. } else {
  78. *val = cpu_to_le32(*PCI_CFG_DATA) >> ((offset & 3) * 8);
  79. }
  80. return PCIBIOS_SUCCESSFUL;
  81. }
  83. int pcibios_read_config_byte(unsigned char bus, unsigned char dev,
  84.      unsigned char offset, unsigned char *val)
  85. {
  86. if (pci_range_ck(bus, dev)) {
  87. *val = 0xff;
  88. return PCIBIOS_DEVICE_NOT_FOUND;
  89. }
  90. PCI_CFG_SET(dev, 0, (offset & ~0x3));
  91. if (dev != 0) {
  92. *val = *PCI_CFG_DATA >> ((offset & 3) * 8);
  93. } else {
  94. *val = cpu_to_le32(*PCI_CFG_DATA >> ((offset & 3) * 8));
  95. }
  96. return PCIBIOS_SUCCESSFUL;
  97. }
  99. int pcibios_write_config_dword(unsigned char bus, unsigned char dev,
  100.        unsigned char offset, unsigned int val)
  101. {
  102. if (offset & 0x3)
  103. return PCIBIOS_BAD_REGISTER_NUMBER;
  104. if (pci_range_ck(bus, dev))
  105. return PCIBIOS_DEVICE_NOT_FOUND;
  106. PCI_CFG_SET(dev, 0, offset);
  107. if (dev != 0) {
  108. *PCI_CFG_DATA = val;
  109. } else {
  110. *PCI_CFG_DATA = cpu_to_le32(val);
  111. }
  112. return PCIBIOS_SUCCESSFUL;
  113. }
  115. int pcibios_write_config_word(unsigned char bus, unsigned char dev,
  116.       unsigned char offset, unsigned short val)
  117. {
  118. unsigned long tmp;
  120. if (offset & 0x1)
  121. return PCIBIOS_BAD_REGISTER_NUMBER;
  122. if (pci_range_ck(bus, dev))
  123. return PCIBIOS_DEVICE_NOT_FOUND;
  124. PCI_CFG_SET(dev, 0, (offset & ~0x3));
  125. if (dev != 0) {
  126. tmp = *PCI_CFG_DATA;
  127. } else {
  128. tmp = cpu_to_le32(*PCI_CFG_DATA);
  129. }
  130. tmp &= ~(0xffff << ((offset & 0x3) * 8));
  131. tmp |= (val << ((offset & 0x3) * 8));
  132. if (dev != 0) {
  133. *PCI_CFG_DATA = tmp;
  134. } else {
  135. *PCI_CFG_DATA = cpu_to_le32(tmp);
  136. }
  137. return PCIBIOS_SUCCESSFUL;
  138. }
  140. int pcibios_write_config_byte(unsigned char bus, unsigned char dev,
  141.       unsigned char offset, unsigned char val)
  142. {
  143. unsigned long tmp;
  145. if (pci_range_ck(bus, dev))
  146. return PCIBIOS_DEVICE_NOT_FOUND;
  147. PCI_CFG_SET(dev, 0, (offset & ~0x3));
  148. if (dev != 0) {
  149. tmp = *PCI_CFG_DATA;
  150. } else {
  151. tmp = cpu_to_le32(*PCI_CFG_DATA);
  152. }
  153. tmp &= ~(0xff << ((offset & 0x3) * 8));
  154. tmp |= (val << ((offset & 0x3) * 8));
  155. *PCI_CFG_DATA = cpu_to_le32(tmp);
  156. return PCIBIOS_SUCCESSFUL;
  157. }
  160. /********************************************************************
  161.  * eth_pci_init - Fill pci_devi
  162.  *
  163.  *Inputs :
  164.  *bus - bus number
  165.  *dev - device number
  166.  *offset - register offset in the configuration space
  167.  *val - value to be written / read
  168.  *
  169.  *Outputs :
  170.  *Sucees/Failure
  171.  *********************************************************************/
  172. void eth_pci_init(struct pci_device *pcidev)
  173. {
  174. int i, count;
  175. pcibios_write_config_word(0, 0, 4, 0x7);
  176. pcibios_write_config_dword(0, 8, BAR0, 0x12000000);
  177. pcibios_write_config_dword(0, 8, BAR1, 0x10000001);
  178. pcibios_write_config_dword(0, 8, BAR2, 0x12100000);
  179. strcpy(pci0_devices[0].type, "Network Controller");
  180. pci0_devices[0].deviceNum = 8;
  181. pci0_devices[0].venID = 0x8086;
  182. pci0_devices[0].deviceID = 0x1229;
  184. pci0_devices[0].bar0Base = 0x12000000;
  185. pci0_devices[0].bar0Size = 0x00001000;
  186. pci0_devices[0].bar0Type = 0;
  187. pci0_devices[0].bar1Base = 0x10000000;
  188. pci0_devices[0].bar1Size = 0x40;
  189. pci0_devices[0].bar1Type = 1;
  190. pci0_devices[0].bar2Base = 0x12100000;
  191. pci0_devices[0].bar2Size = 0x00100000;
  192. pci0_devices[0].bar2Type = 0;
  193. for (i = 0; pcidev[i].vendor != 0; i++) {
  194. /* Look for device in PCI0 first */
  195. for (count = 0; count < MAX_PCI_DEVS; count++) {
  196. if ((pci0_devices[count].type[0] != 0)
  197.     && ((unsigned short) pci0_devices[count].
  198. venID == (unsigned short) pcidev[i].vendor)
  199.     && ((unsigned short) pci0_devices[count].
  200. deviceID ==
  201. (unsigned short) pcidev[i].dev_id)) {
  202. if ((pci0_devices[count].bar0Type == 1)
  203.     && (pci0_devices[count].bar0Size != 0))
  204. pcidev[i].ioaddr =
  205.     pci0_devices[count].bar0Base;
  206. if ((pci0_devices[count].bar1Type == 1)
  207.     && (pci0_devices[count].bar1Size != 0))
  208. pcidev[i].ioaddr =
  209.     pci0_devices[count].bar1Base;
  210. if ((pci0_devices[count].bar2Type == 1)
  211.     && (pci0_devices[count].bar2Size != 0))
  212. pcidev[i].ioaddr =
  213.     pci0_devices[count].bar2Base;
  214. if ((pci0_devices[count].bar3Type == 1)
  215.     && (pci0_devices[count].bar3Size != 0))
  216. pcidev[i].ioaddr =
  217.     pci0_devices[count].bar3Base;
  218. if ((pci0_devices[count].bar4Type == 1)
  219.     && (pci0_devices[count].bar4Size != 0))
  220. pcidev[i].ioaddr =
  221.     pci0_devices[count].bar4Base;
  222. if ((pci0_devices[count].bar5Type == 1)
  223.     && (pci0_devices[count].bar5Size != 0))
  224. pcidev[i].ioaddr =
  225.     pci0_devices[count].bar5Base;
  227. if ((pci0_devices[count].bar0Type == 0)
  228.     && (pci0_devices[count].bar0Size != 0))
  229. pcidev[i].membase =
  230.     pci0_devices[count].bar0Base;
  231. if ((pci0_devices[count].bar1Type == 0)
  232.     && (pci0_devices[count].bar1Size != 0))
  233. pcidev[i].membase =
  234.     pci0_devices[count].bar1Base;
  235. if ((pci0_devices[count].bar2Type == 0)
  236.     && (pci0_devices[count].bar2Size != 0))
  237. pcidev[i].membase =
  238.     pci0_devices[count].bar2Base;
  239. if ((pci0_devices[count].bar3Type == 0)
  240.     && (pci0_devices[count].bar3Size != 0))
  241. pcidev[i].membase =
  242.     pci0_devices[count].bar3Base;
  243. if ((pci0_devices[count].bar4Type == 0)
  244.     && (pci0_devices[count].bar4Size != 0))
  245. pcidev[i].membase =
  246.     pci0_devices[count].bar4Base;
  247. if ((pci0_devices[count].bar5Type == 0)
  248.     && (pci0_devices[count].bar5Size != 0))
  249. pcidev[i].membase =
  250.     pci0_devices[count].bar5Base;
  251. pcidev[i].bus = 0;
  252. pcidev[i].devfn =
  253.     pci0_devices[count].deviceNum;
  254. }
  255. #ifdef CONFIG_EVB_PCI1
  256. if ((pci1_devices[count].type[0] != 0)
  257.     && (pci1_devices[count].venID ==
  258. pcidev[i].vendor)
  259.     && (pci1_devices[count].deviceID ==
  260. pcidev[i].dev_id)) {
  261. if ((pci1_devices[count].bar0Type == 1)
  262.     && (pci1_devices[count].bar0Size != 0))
  263. pcidev[i].ioaddr =
  264.     pci1_devices[count].bar0Base;
  265. if ((pci1_devices[count].bar1Type == 1)
  266.     && (pci1_devices[count].bar1Size != 0))
  267. pcidev[i].ioaddr =
  268.     pci1_devices[count].bar1Base;
  269. if ((pci1_devices[count].bar2Type == 1)
  270.     && (pci1_devices[count].bar2Size != 0))
  271. pcidev[i].ioaddr =
  272.     pci1_devices[count].bar2Base;
  273. if ((pci1_devices[count].bar3Type == 1)
  274.     && (pci1_devices[count].bar3Size != 0))
  275. pcidev[i].ioaddr =
  276.     pci1_devices[count].bar3Base;
  277. if ((pci1_devices[count].bar4Type == 1)
  278.     && (pci1_devices[count].bar4Size != 0))
  279. pcidev[i].ioaddr =
  280.     pci1_devices[count].bar4Base;
  281. if ((pci1_devices[count].bar5Type == 1)
  282.     && (pci1_devices[count].bar5Size != 0))
  283. pcidev[i].ioaddr =
  284.     pci1_devices[count].bar5Base;
  286. if ((pci1_devices[count].bar0Type == 0)
  287.     && (pci1_devices[count].bar0Size != 0))
  288. pcidev[i].membase =
  289.     pci1_devices[count].bar0Base;
  290. if ((pci1_devices[count].bar1Type == 0)
  291.     && (pci1_devices[count].bar1Size != 0))
  292. pcidev[i].membase =
  293.     pci1_devices[count].bar1Base;
  294. if ((pci1_devices[count].bar2Type == 0)
  295.     && (pci1_devices[count].bar2Size != 0))
  296. pcidev[i].membase =
  297.     pci1_devices[count].bar2Base;
  298. if ((pci1_devices[count].bar3Type == 0)
  299.     && (pci1_devices[count].bar3Size != 0))
  300. pcidev[i].membase =
  301.     pci1_devices[count].bar3Base;
  302. if ((pci1_devices[count].bar4Type == 0)
  303.     && (pci1_devices[count].bar4Size != 0))
  304. pcidev[i].membase =
  305.     pci1_devices[count].bar4Base;
  306. if ((pci1_devices[count].bar5Type == 0)
  307.     && (pci1_devices[count].bar5Size != 0))
  308. pcidev[i].membase =
  309.     pci1_devices[count].bar5Base;
  311. pcidev[i].bus = 1;
  312. pcidev[i].devfn =
  313.     pci1_devices[count].deviceNum;
  314. }
  315. #endif
  316. }
  317. }
  318. }