开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Linux/Unix编程 > 查看源码
pci.c
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：14k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

pci.c：源码内容
  1. /*
  2.  * Carsten Langgaard, carstenl@mips.com
  3.  * Copyright (C) 1999,2000 MIPS Technologies, Inc.  All rights reserved.
  4.  *
  5.  *  This program is free software; you can distribute it and/or modify it
  6.  *  under the terms of the GNU General Public License (Version 2) as
  7.  *  published by the Free Software Foundation.
  8.  *
  9.  *  This program is distributed in the hope it will be useful, but WITHOUT
  10.  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11.  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  12.  *  for more details.
  13.  *
  14.  *  You should have received a copy of the GNU General Public License along
  15.  *  with this program; if not, write to the Free Software Foundation, Inc.,
  16.  *  59 Temple Place - Suite 330, Boston MA 02111-1307, USA.
  17.  *
  18.  * MIPS boards specific PCI support.
  19.  *
  20.  */
  21. #include <linux/config.h>
  23. #ifdef CONFIG_PCI
  25. #include <linux/types.h>
  26. #include <linux/pci.h>
  27. #include <linux/kernel.h>
  28. #include <linux/init.h>
  30. #include <asm/mips-boards/generic.h>
  31. #include <asm/gt64120.h>
  32. #include <asm/mips-boards/bonito64.h>
  33. #ifdef CONFIG_MIPS_MALTA
  34. #include <asm/mips-boards/malta.h>
  35. #endif
  36. #include <asm/mips-boards/msc01_pci.h>
  38. #define PCI_ACCESS_READ  0
  39. #define PCI_ACCESS_WRITE 1
  41. /*
  42.  *  PCI configuration cycle AD bus definition
  43.  */
  44. /* Type 0 */
  45. #define PCI_CFG_TYPE0_REG_SHF           0
  46. #define PCI_CFG_TYPE0_FUNC_SHF          8
  48. /* Type 1 */
  49. #define PCI_CFG_TYPE1_REG_SHF           0
  50. #define PCI_CFG_TYPE1_FUNC_SHF          8
  51. #define PCI_CFG_TYPE1_DEV_SHF           11
  52. #define PCI_CFG_TYPE1_BUS_SHF           16
  54. static int
  55. mips_pcibios_config_access(unsigned char access_type, struct pci_dev *dev,
  56.                            unsigned char where, u32 *data)
  57. {
  58. unsigned char bus = dev->bus->number;
  59. unsigned char dev_fn = dev->devfn;
  60. unsigned char type;
  61. u32 intr, dummy;
  62. u64 pci_addr;
  64. switch(mips_revision_corid) {
  65. case MIPS_REVISION_CORID_QED_RM5261:
  66. case MIPS_REVISION_CORID_CORE_LV:
  67. case MIPS_REVISION_CORID_CORE_FPGA:
  68.         /* Galileo GT64120 system controller. */
  70. if ((bus == 0) && (dev_fn >= PCI_DEVFN(31,0)))
  71. return -1; /* Because of a bug in the galileo (for slot 31). */
  73. /* Clear cause register bits */
  74. GT_READ(GT_INTRCAUSE_OFS, intr);
  75. GT_WRITE(GT_INTRCAUSE_OFS, intr &
  76.  ~(GT_INTRCAUSE_MASABORT0_BIT |
  77.    GT_INTRCAUSE_TARABORT0_BIT));
  79. /* Setup address */
  80. GT_WRITE(GT_PCI0_CFGADDR_OFS,
  81.  (bus         << GT_PCI0_CFGADDR_BUSNUM_SHF)   |
  82.  (dev_fn      << GT_PCI0_CFGADDR_FUNCTNUM_SHF) |
  83.  ((where / 4) << GT_PCI0_CFGADDR_REGNUM_SHF)   |
  84.  GT_PCI0_CFGADDR_CONFIGEN_BIT);
  86. if (access_type == PCI_ACCESS_WRITE) {
  87. if (bus == 0 && dev_fn == 0) {
  88. /*
  89.  * The Galileo system controller is acting
  90.  * differently than other devices.
  91.  */
  92. GT_WRITE(GT_PCI0_CFGDATA_OFS, *data);
  93. } else {
  94. GT_PCI_WRITE(GT_PCI0_CFGDATA_OFS, *data);
  95. }
  96. } else {
  97. if (bus == 0 && dev_fn == 0) {
  98. /*
  99.  * The Galileo system controller is acting
  100.  * differently than other devices.
  101.  */
  102. GT_READ(GT_PCI0_CFGDATA_OFS, *data);
  103. } else {
  104. GT_PCI_READ(GT_PCI0_CFGDATA_OFS, *data);
  105. }
  106. }
  108. /* Check for master or target abort */
  109. GT_READ(GT_INTRCAUSE_OFS, intr);
  111. if (intr & (GT_INTRCAUSE_MASABORT0_BIT |
  112.     GT_INTRCAUSE_TARABORT0_BIT))
  113. {
  114. /* Error occured */
  116. /* Clear bits */
  117. GT_READ(GT_INTRCAUSE_OFS, intr);
  118. GT_WRITE(GT_INTRCAUSE_OFS, intr &
  119.  ~(GT_INTRCAUSE_MASABORT0_BIT |
  120.    GT_INTRCAUSE_TARABORT0_BIT));
  122. return -1;
  123. }
  125. break;
  127. case MIPS_REVISION_CORID_BONITO64:
  128. case MIPS_REVISION_CORID_CORE_20K:
  129.         /* Algorithmics Bonito64 system controller. */
  131.         if ((bus == 0) && (PCI_SLOT(dev_fn) == 0)) {
  132.         return -1;
  133. }
  135. /* Clear cause register bits */
  136. BONITO_PCICMD |= (BONITO_PCICMD_MABORT_CLR |
  137.   BONITO_PCICMD_MTABORT_CLR);
  139. /*
  140.  * Setup pattern to be used as PCI "address" for
  141.  * Type 0 cycle
  142.  */
  143. if (bus == 0) {
  144.         /* IDSEL */
  145.         pci_addr = (u64)1 << (PCI_SLOT(dev_fn) + 10);
  146. } else {
  147.         /* Bus number */
  148.         pci_addr = bus << PCI_CFG_TYPE1_BUS_SHF;
  150. /* Device number */
  151. pci_addr |= PCI_SLOT(dev_fn) << PCI_CFG_TYPE1_DEV_SHF;
  152. }
  154. /* Function (same for Type 0/1) */
  155. pci_addr |= PCI_FUNC(dev_fn) << PCI_CFG_TYPE0_FUNC_SHF;
  157. /* Register number (same for Type 0/1) */
  158. pci_addr |= (where & ~0x3) << PCI_CFG_TYPE0_REG_SHF;
  160. if (bus == 0) {
  161.         /* Type 0 */
  162.         BONITO_PCIMAP_CFG = pci_addr >> 16;
  163. } else {
  164.         /* Type 1 */
  165.         BONITO_PCIMAP_CFG = (pci_addr >> 16) | 0x10000;
  166. }
  168. /* Flush Bonito register block */
  169. dummy = BONITO_PCIMAP_CFG;
  170. __asm__ __volatile__(
  171.      ".settnoreordernt"
  172.      ".settnoatnt"
  173.      "syncnt"
  174.      ".settatnt"
  175.      ".settreorder");
  177. /* Perform access */
  178. if (access_type == PCI_ACCESS_WRITE) {
  179.         *(volatile u32 *)(KSEG1ADDR(BONITO_PCICFG_BASE +
  180.   (pci_addr & 0xffff))) = *(u32 *)data;
  182. /* Wait till done */
  183. while (BONITO_PCIMSTAT & 0xF)
  184.         ;
  185. } else {
  186.         *(u32 *)data =
  187.   *(volatile u32 *)(KSEG1ADDR(BONITO_PCICFG_BASE +
  188.     (pci_addr & 0xffff)));
  189. }
  191. /* Detect Master/Target abort */
  192. if (BONITO_PCICMD & (BONITO_PCICMD_MABORT_CLR |
  193.      BONITO_PCICMD_MTABORT_CLR) )
  194. {
  195.         /* Error occurred */
  197.         /* Clear bits */
  198.         BONITO_PCICMD |= (BONITO_PCICMD_MABORT_CLR |
  199.   BONITO_PCICMD_MTABORT_CLR);
  201. return -1;
  202. }
  203.         break;
  205. case MIPS_REVISION_CORID_CORE_MSC:
  206.         /* MIPS system controller. */
  208.         if ((bus == 0) && (PCI_SLOT(dev_fn) == 0)) {
  209.         return -1;
  210. }
  212. /* Clear status register bits. */
  213. MSC_WRITE(MSC01_PCI_INTSTAT,
  214.   (MSC01_PCI_INTCFG_MA_BIT |
  215.    MSC01_PCI_INTCFG_TA_BIT));
  217. /* Setup address */
  218. if (bus == 0)
  219. type = 0;  /* Type 0 */
  220. else
  221. type = 1;  /* Type 1 */
  223. MSC_WRITE(MSC01_PCI_CFGADDR,
  224.   ((bus              << MSC01_PCI_CFGADDR_BNUM_SHF) |
  225.    (PCI_SLOT(dev_fn) << MSC01_PCI_CFGADDR_DNUM_SHF) |
  226.    (PCI_FUNC(dev_fn) << MSC01_PCI_CFGADDR_FNUM_SHF) |
  227.    ((where /4 )      << MSC01_PCI_CFGADDR_RNUM_SHF) |
  228.    (type)));
  230. /* Perform access */
  231. if (access_type == PCI_ACCESS_WRITE) {
  232.         MSC_WRITE(MSC01_PCI_CFGDATA, *data);
  233. } else {
  234. MSC_READ(MSC01_PCI_CFGDATA, *data);
  235. }
  237. /* Detect Master/Target abort */
  238. MSC_READ(MSC01_PCI_INTSTAT, intr);
  239. if (intr & (MSC01_PCI_INTCFG_MA_BIT |
  240.     MSC01_PCI_INTCFG_TA_BIT))
  241. {
  242.         /* Error occurred */
  244.         /* Clear bits */
  245. MSC_READ(MSC01_PCI_INTSTAT, intr);
  246. MSC_WRITE(MSC01_PCI_INTSTAT,
  247.   (MSC01_PCI_INTCFG_MA_BIT |
  248.    MSC01_PCI_INTCFG_TA_BIT));
  250. return -1;
  251. }
  252.         break;
  253. default:
  254.         printk("Unknown Core card, don't know the system controller.n");
  255. return -1;
  256. }
  258. return 0;
  259. }
  262. /*
  263.  * We can't address 8 and 16 bit words directly.  Instead we have to
  264.  * read/write a 32bit word and mask/modify the data we actually want.
  265.  */
  266. static int
  267. mips_pcibios_read_config_byte (struct pci_dev *dev, int where, u8 *val)
  268. {
  269. u32 data = 0;
  271. if (mips_pcibios_config_access(PCI_ACCESS_READ, dev, where, &data))
  272. return -1;
  274. *val = (data >> ((where & 3) << 3)) & 0xff;
  276. return PCIBIOS_SUCCESSFUL;
  277. }
  280. static int
  281. mips_pcibios_read_config_word (struct pci_dev *dev, int where, u16 *val)
  282. {
  283. u32 data = 0;
  285. if (where & 1)
  286. return PCIBIOS_BAD_REGISTER_NUMBER;
  288. if (mips_pcibios_config_access(PCI_ACCESS_READ, dev, where, &data))
  289.        return -1;
  291. *val = (data >> ((where & 3) << 3)) & 0xffff;
  293. return PCIBIOS_SUCCESSFUL;
  294. }
  296. static int
  297. mips_pcibios_read_config_dword (struct pci_dev *dev, int where, u32 *val)
  298. {
  299. u32 data = 0;
  301. if (where & 3)
  302. return PCIBIOS_BAD_REGISTER_NUMBER;
  304. if (mips_pcibios_config_access(PCI_ACCESS_READ, dev, where, &data))
  305. return -1;
  307. *val = data;
  309. return PCIBIOS_SUCCESSFUL;
  310. }
  313. static int
  314. mips_pcibios_write_config_byte (struct pci_dev *dev, int where, u8 val)
  315. {
  316. u32 data = 0;
  318. if (mips_pcibios_config_access(PCI_ACCESS_READ, dev, where, &data))
  319. return -1;
  321. data = (data & ~(0xff << ((where & 3) << 3))) |
  322.        (val << ((where & 3) << 3));
  324. if (mips_pcibios_config_access(PCI_ACCESS_WRITE, dev, where, &data))
  325. return -1;
  327. return PCIBIOS_SUCCESSFUL;
  328. }
  330. static int
  331. mips_pcibios_write_config_word (struct pci_dev *dev, int where, u16 val)
  332. {
  333.         u32 data = 0;
  335. if (where & 1)
  336. return PCIBIOS_BAD_REGISTER_NUMBER;
  338.         if (mips_pcibios_config_access(PCI_ACCESS_READ, dev, where, &data))
  339.        return -1;
  341. data = (data & ~(0xffff << ((where & 3) << 3))) |
  342.        (val << ((where & 3) << 3));
  344. if (mips_pcibios_config_access(PCI_ACCESS_WRITE, dev, where, &data))
  345.        return -1;
  348. return PCIBIOS_SUCCESSFUL;
  349. }
  351. static int
  352. mips_pcibios_write_config_dword(struct pci_dev *dev, int where, u32 val)
  353. {
  354. if (where & 3)
  355. return PCIBIOS_BAD_REGISTER_NUMBER;
  357. if (mips_pcibios_config_access(PCI_ACCESS_WRITE, dev, where, &val))
  358.        return -1;
  360. return PCIBIOS_SUCCESSFUL;
  361. }
  363. struct pci_ops mips_pci_ops = {
  364. mips_pcibios_read_config_byte,
  365.         mips_pcibios_read_config_word,
  366. mips_pcibios_read_config_dword,
  367. mips_pcibios_write_config_byte,
  368. mips_pcibios_write_config_word,
  369. mips_pcibios_write_config_dword
  370. };
  372. int mips_pcibios_iack(void)
  373. {
  374. int irq;
  375.         u32 dummy;
  377. /*
  378.  * Determine highest priority pending interrupt by performing
  379.  * a PCI Interrupt Acknowledge cycle.
  380.  */
  381. switch(mips_revision_corid) {
  382. case MIPS_REVISION_CORID_QED_RM5261:
  383. case MIPS_REVISION_CORID_CORE_LV:
  384. case MIPS_REVISION_CORID_CORE_FPGA:
  385. case MIPS_REVISION_CORID_CORE_MSC:
  386. if (mips_revision_corid == MIPS_REVISION_CORID_CORE_MSC)
  387. MSC_READ(MSC01_PCI_IACK, irq);
  388. else
  389. GT_READ(GT_PCI0_IACK_OFS, irq);
  390. irq &= 0xff;
  391. break;
  392. case MIPS_REVISION_CORID_BONITO64:
  393. case MIPS_REVISION_CORID_CORE_20K:
  394. /* The following will generate a PCI IACK cycle on the
  395.  * Bonito controller. It's a little bit kludgy, but it
  396.  * was the easiest way to implement it in hardware at
  397.  * the given time.
  398.  */
  399. BONITO_PCIMAP_CFG = 0x20000;
  401. /* Flush Bonito register block */
  402. dummy = BONITO_PCIMAP_CFG;
  403. __asm__ __volatile__(
  404. ".settnoreordernt"
  405. ".settnoatnt"
  406. "syncnt"
  407. ".settatnt"
  408. ".settreorder");
  410. irq = *(volatile u32 *)(KSEG1ADDR(BONITO_PCICFG_BASE));
  411. irq &= 0xff;
  412. BONITO_PCIMAP_CFG = 0;
  413. break;
  414. default:
  415.         printk("Unknown Core card, don't know the system controller.n");
  416. return -1;
  417. }
  418. return irq;
  419. }
  421. void __init pcibios_init(void)
  422. {
  423. #ifdef CONFIG_MIPS_MALTA
  424. struct pci_dev *pdev;
  425. unsigned char reg_val;
  426. #endif
  428. printk("PCI: Probing PCI hardware on host bus 0.n");
  429. pci_scan_bus(0, &mips_pci_ops, NULL);
  431. switch(mips_revision_corid) {
  432. case MIPS_REVISION_CORID_QED_RM5261:
  433. case MIPS_REVISION_CORID_CORE_LV:
  434. case MIPS_REVISION_CORID_CORE_FPGA:
  435. /*
  436.  * Due to a bug in the Galileo system controller, we need
  437.  * to setup the PCI BAR for the Galileo internal registers.
  438.  * This should be done in the bios/bootprom and will be
  439.  * fixed in a later revision of YAMON (the MIPS boards
  440.  * boot prom).
  441.  */
  442. GT_WRITE(GT_PCI0_CFGADDR_OFS,
  443.  (0 << GT_PCI0_CFGADDR_BUSNUM_SHF) | /* Local bus */
  444.  (0 << GT_PCI0_CFGADDR_DEVNUM_SHF) | /* GT64120 dev */
  445.  (0 << GT_PCI0_CFGADDR_FUNCTNUM_SHF) | /* Function 0*/
  446.  ((0x20/4) << GT_PCI0_CFGADDR_REGNUM_SHF) | /* BAR 4*/
  447.  GT_PCI0_CFGADDR_CONFIGEN_BIT );
  449. /* Perform the write */
  450. GT_WRITE( GT_PCI0_CFGDATA_OFS, PHYSADDR(MIPS_GT_BASE));
  451. break;
  452. }
  454. #ifdef CONFIG_MIPS_MALTA
  455. pci_for_each_dev(pdev) {
  456. if ((pdev->vendor == PCI_VENDOR_ID_INTEL)
  457.     && (pdev->device == PCI_DEVICE_ID_INTEL_82371AB)
  458.     && (PCI_SLOT(pdev->devfn) == 0x0a)) {
  459. /*
  460.  * IDE Decode enable.
  461.  */
  462. pci_read_config_byte(pdev, 0x41, &reg_val);
  463.          pci_write_config_byte(pdev, 0x41, reg_val | 0x80);
  464. pci_read_config_byte(pdev, 0x43, &reg_val);
  465.          pci_write_config_byte(pdev, 0x43, reg_val | 0x80);
  466. }
  468. if ((pdev->vendor == PCI_VENDOR_ID_INTEL)
  469.     && (pdev->device == PCI_DEVICE_ID_INTEL_82371AB_0)
  470.     && (PCI_SLOT(pdev->devfn) == 0x0a)) {
  471. /*
  472.  * Set top of main memory accessible by ISA or DMA
  473.  * devices to 16 Mb.
  474.  */
  475. pci_read_config_byte(pdev, 0x69, &reg_val);
  476. pci_write_config_byte(pdev, 0x69, reg_val | 0xf0);
  477. }
  478. }
  480. /*
  481.  * Activate Floppy Controller in the SMSC FDC37M817 Super I/O
  482.  * Controller.
  483.  * This should be done in the bios/bootprom and will be fixed in
  484.          * a later revision of YAMON (the MIPS boards boot prom).
  485.  */
  486. /* Entering config state. */
  487. SMSC_WRITE(SMSC_CONFIG_ENTER, SMSC_CONFIG_REG);
  489. /* Activate floppy controller. */
  490. SMSC_WRITE(SMSC_CONFIG_DEVNUM, SMSC_CONFIG_REG);
  491. SMSC_WRITE(SMSC_CONFIG_DEVNUM_FLOPPY, SMSC_DATA_REG);
  492. SMSC_WRITE(SMSC_CONFIG_ACTIVATE, SMSC_CONFIG_REG);
  493. SMSC_WRITE(SMSC_CONFIG_ACTIVATE_ENABLE, SMSC_DATA_REG);
  495. /* Exit config state. */
  496. SMSC_WRITE(SMSC_CONFIG_EXIT, SMSC_CONFIG_REG);
  497. #endif
  498. }
  500. int __init
  501. pcibios_enable_device(struct pci_dev *dev)
  502. {
  503. /* Not needed, since we enable all devices at startup.  */
  504. return 0;
  505. }
  507. void __init
  508. pcibios_align_resource(void *data, struct resource *res, unsigned long size,
  509.        unsigned long align)
  510. {
  511. }
  513. char * __init
  514. pcibios_setup(char *str)
  515. {
  516. /* Nothing to do for now.  */
  518. return str;
  519. }
  521. struct pci_fixup pcibios_fixups[] = {
  522. { 0 }
  523. };
  525. void __init
  526. pcibios_update_resource(struct pci_dev *dev, struct resource *root,
  527.                         struct resource *res, int resource)
  528. {
  529. unsigned long where, size;
  530. u32 reg;
  532. where = PCI_BASE_ADDRESS_0 + (resource * 4);
  533. size = res->end - res->start;
  534. pci_read_config_dword(dev, where, &reg);
  535. reg = (reg & size) | (((u32)(res->start - root->start)) & ~size);
  536. pci_write_config_dword(dev, where, reg);
  537. }
  539. /*
  540.  *  Called after each bus is probed, but before its children
  541.  *  are examined.
  542.  */
  543. void __init pcibios_fixup_bus(struct pci_bus *b)
  544. {
  545. pci_read_bridge_bases(b);
  546. }
  548. unsigned __init int pcibios_assign_all_busses(void)
  549. {
  550. return 1;
  551. }
  553. #endif /* CONFIG_PCI */