开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Linux/Unix编程 > 查看源码
head_8xx.S
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：25k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

head_8xx.S：源码内容
  1. /*
  2.  * BK Id: %F% %I% %G% %U% %#%
  3.  */
  4. /*
  5.  *  arch/ppc/kernel/except_8xx.S
  6.  *
  7.  *  PowerPC version 
  8.  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
  9.  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
  10.  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
  11.  *  Low-level exception handlers and MMU support
  12.  *  rewritten by Paul Mackerras.
  13.  *    Copyright (C) 1996 Paul Mackerras.
  14.  *  MPC8xx modifications by Dan Malek
  15.  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  16.  *
  17.  *  This file contains low-level support and setup for PowerPC 8xx
  18.  *  embedded processors, including trap and interrupt dispatch.
  19.  *
  20.  *  This program is free software; you can redistribute it and/or
  21.  *  modify it under the terms of the GNU General Public License
  22.  *  as published by the Free Software Foundation; either version
  23.  *  2 of the License, or (at your option) any later version.
  24.  *
  25.  */
  27. #include <asm/processor.h>
  28. #include <asm/page.h>
  29. #include <linux/config.h>
  30. #include <asm/mmu.h>
  31. #include <asm/cache.h>
  32. #include <asm/pgtable.h>
  33. #include <asm/cputable.h>
  34. #include <asm/ppc_asm.h>
  35. #include "ppc_defs.h"
  37. .text
  38. .globl _stext
  39. _stext:
  41. /*
  42.  * _start is defined this way because the XCOFF loader in the OpenFirmware
  43.  * on the powermac expects the entry point to be a procedure descriptor.
  44.  */
  45. .text
  46. .globl _start
  47. _start:
  49. /* MPC8xx
  50.  * This port was done on an MBX board with an 860.  Right now I only
  51.  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  52.  * code there loads up some registers before calling us:
  53.  *   r3: ptr to board info data
  54.  *   r4: initrd_start or if no initrd then 0
  55.  *   r5: initrd_end - unused if r4 is 0
  56.  *   r6: Start of command line string
  57.  *   r7: End of command line string
  58.  *
  59.  * I decided to use conditional compilation instead of checking PVR and
  60.  * adding more processor specific branches around code I don't need.
  61.  * Since this is an embedded processor, I also appreciate any memory
  62.  * savings I can get.
  63.  *
  64.  * The MPC8xx does not have any BATs, but it supports large page sizes.
  65.  * We first initialize the MMU to support 8M byte pages, then load one
  66.  * entry into each of the instruction and data TLBs to map the first
  67.  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  68.  * the "internal" processor registers before MMU_init is called.
  69.  *
  70.  * The TLB code currently contains a major hack.  Since I use the condition
  71.  * code register, I have to save and restore it.  I am out of registers, so
  72.  * I just store it in memory location 0 (the TLB handlers are not reentrant).
  73.  * To avoid making any decisions, I need to use the "segment" valid bit
  74.  * in the first level table, but that would require many changes to the
  75.  * Linux page directory/table functions that I don't want to do right now.
  76.  *
  77.  * I used to use SPRG2 for a temporary register in the TLB handler, but it
  78.  * has since been put to other uses.  I now use a hack to save a register
  79.  * and the CCR at memory location 0.....Someday I'll fix this.....
  80.  * -- Dan
  81.  */
  83. .globl __start
  84. __start:
  85. mr r31,r3 /* save parameters */
  86. mr r30,r4
  87. mr r29,r5
  88. mr r28,r6
  89. mr r27,r7
  90. li r24,0 /* cpu # */
  92. /* We have to turn on the MMU right away so we get cache modes
  93.  * set correctly.
  94.  */
  95. bl initial_mmu
  97. /* We now have the lower 8 Meg mapped into TLB entries, and the caches
  98.  * ready to work.
  99.  */
  101. turn_on_mmu:
  102. mfmsr r0
  103. ori r0,r0,MSR_DR|MSR_IR
  104. mtspr SRR1,r0
  105. lis r0,start_here@h
  106. ori r0,r0,start_here@l
  107. mtspr SRR0,r0
  108. SYNC
  109. rfi /* enables MMU */
  111. /*
  112.  * Exception entry code.  This code runs with address translation
  113.  * turned off, i.e. using physical addresses.
  114.  * We assume sprg3 has the physical address of the current
  115.  * task's thread_struct.
  116.  */
  117. #define EXCEPTION_PROLOG
  118. mtspr SPRG0,r20;
  119. mtspr SPRG1,r21;
  120. mfcr r20;
  121. mfspr r21,SPRG2; /* exception stack to use from */ 
  122. cmpwi 0,r21,0; /* user mode or RTAS */ 
  123. bne 1f;
  124. tophys(r21,r1); /* use tophys(kernel sp) otherwise */ 
  125. subi r21,r21,INT_FRAME_SIZE; /* alloc exc. frame */
  126. 1: stw r20,_CCR(r21); /* save registers */ 
  127. stw r22,GPR22(r21);
  128. stw r23,GPR23(r21);
  129. mfspr r20,SPRG0;
  130. stw r20,GPR20(r21);
  131. mfspr r22,SPRG1;
  132. stw r22,GPR21(r21);
  133. mflr r20;
  134. stw r20,_LINK(r21);
  135. mfctr r22;
  136. stw r22,_CTR(r21);
  137. mfspr r20,XER;
  138. stw r20,_XER(r21);
  139. mfspr r22,SRR0;
  140. mfspr r23,SRR1;
  141. stw r0,GPR0(r21);
  142. stw r1,GPR1(r21);
  143. stw r2,GPR2(r21);
  144. stw r1,0(r21);
  145. tovirt(r1,r21); /* set new kernel sp */
  146. SAVE_4GPRS(3, r21);
  147. SAVE_GPR(7, r21);
  148. /*
  149.  * Note: code which follows this uses cr0.eq (set if from kernel),
  150.  * r21, r22 (SRR0), and r23 (SRR1).
  151.  */
  153. /*
  154.  * Exception vectors.
  155.  */
  157. #define FINISH_EXCEPTION(func)
  158. bl transfer_to_handler;
  159. .long func;
  160. .long ret_from_except
  162. #define STD_EXCEPTION(n, label, hdlr)
  163. . = n;
  164. label:
  165. EXCEPTION_PROLOG;
  166. addi r3,r1,STACK_FRAME_OVERHEAD;
  167. li r20,MSR_KERNEL;
  168. FINISH_EXCEPTION(hdlr)
  170. /* System reset */
  171. STD_EXCEPTION(0x100, Reset, UnknownException)
  173. /* Machine check */
  174. STD_EXCEPTION(0x200, MachineCheck, MachineCheckException)
  176. /* Data access exception.
  177.  * This is "never generated" by the MPC8xx.  We jump to it for other
  178.  * translation errors.
  179.  */
  180. . = 0x300
  181. DataAccess:
  182. EXCEPTION_PROLOG
  183. mfspr r20,DSISR
  184. stw r20,_DSISR(r21)
  185. mr r5,r20
  186. mfspr r4,DAR
  187. stw r4,_DAR(r21)
  188. addi r3,r1,STACK_FRAME_OVERHEAD
  189. li r20,MSR_KERNEL
  190. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  191. FINISH_EXCEPTION(do_page_fault)
  193. /* Instruction access exception.
  194.  * This is "never generated" by the MPC8xx.  We jump to it for other
  195.  * translation errors.
  196.  */
  197. . = 0x400
  198. InstructionAccess:
  199. EXCEPTION_PROLOG
  200. addi r3,r1,STACK_FRAME_OVERHEAD
  201. mr r4,r22
  202. mr r5,r23
  203. li r20,MSR_KERNEL
  204. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  205. FINISH_EXCEPTION(do_page_fault)
  207. /* External interrupt */
  208. . = 0x500;
  209. HardwareInterrupt:
  210. EXCEPTION_PROLOG;
  211. addi r3,r1,STACK_FRAME_OVERHEAD
  212. li r20,MSR_KERNEL
  213. li r4,0
  214. bl transfer_to_handler
  215. .globl do_IRQ_intercept
  216. do_IRQ_intercept:
  217. .long do_IRQ;
  218. .long ret_from_intercept
  220. /* Alignment exception */
  221. . = 0x600
  222. Alignment:
  223. EXCEPTION_PROLOG
  224. mfspr r4,DAR
  225. stw r4,_DAR(r21)
  226. mfspr r5,DSISR
  227. stw r5,_DSISR(r21)
  228. addi r3,r1,STACK_FRAME_OVERHEAD
  229. li r20,MSR_KERNEL
  230. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  231. FINISH_EXCEPTION(AlignmentException)
  233. /* Program check exception */
  234. . = 0x700
  235. ProgramCheck:
  236. EXCEPTION_PROLOG
  237. addi r3,r1,STACK_FRAME_OVERHEAD
  238. li r20,MSR_KERNEL
  239. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  240. FINISH_EXCEPTION(ProgramCheckException)
  242. /* No FPU on MPC8xx.  This exception is not supposed to happen.
  243. */
  244. STD_EXCEPTION(0x800, FPUnavailable, UnknownException)
  246. . = 0x900
  247. Decrementer:
  248. EXCEPTION_PROLOG
  249. addi r3,r1,STACK_FRAME_OVERHEAD
  250. li r20,MSR_KERNEL
  251. bl transfer_to_handler
  252. .globl timer_interrupt_intercept
  253. timer_interrupt_intercept:
  254. .long timer_interrupt
  255. .long ret_from_intercept
  257. STD_EXCEPTION(0xa00, Trap_0a, UnknownException)
  258. STD_EXCEPTION(0xb00, Trap_0b, UnknownException)
  260. /* System call */
  261. . = 0xc00
  262. SystemCall:
  263. EXCEPTION_PROLOG
  264. stw r3,ORIG_GPR3(r21)
  265. li r20,MSR_KERNEL
  266. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  267. FINISH_EXCEPTION(DoSyscall)
  269. /* Single step - not used on 601 */
  270. STD_EXCEPTION(0xd00, SingleStep, SingleStepException)
  272. STD_EXCEPTION(0xe00, Trap_0e, UnknownException)
  273. STD_EXCEPTION(0xf00, Trap_0f, UnknownException)
  275. /* On the MPC8xx, this is a software emulation interrupt.  It occurs
  276.  * for all unimplemented and illegal instructions.
  277.  */
  278. STD_EXCEPTION(0x1000, SoftEmu, SoftwareEmulation)
  280. . = 0x1100
  281. /*
  282.  * For the MPC8xx, this is a software tablewalk to load the instruction
  283.  * TLB.  It is modelled after the example in the Motorola manual.  The task
  284.  * switch loads the M_TWB register with the pointer to the first level table.
  285.  * If we discover there is no second level table (the value is zero), the
  286.  * plan was to load that into the TLB, which causes another fault into the
  287.  * TLB Error interrupt where we can handle such problems.  However, that did
  288.  * not work, so if we discover there is no second level table, we restore
  289.  * registers and branch to the error exception.  We have to use the MD_xxx
  290.  * registers for the tablewalk because the equivalent MI_xxx registers
  291.  * only perform the attribute functions.
  292.  */
  293. InstructionTLBMiss:
  294. #ifdef CONFIG_8xx_CPU6
  295. stw r3, 8(r0)
  296. li r3, 0x3f80
  297. stw r3, 12(r0)
  298. lwz r3, 12(r0)
  299. #endif
  300. mtspr M_TW, r20 /* Save a couple of working registers */
  301. mfcr r20
  302. stw r20, 0(r0)
  303. stw r21, 4(r0)
  304. mfspr r20, SRR0 /* Get effective address of fault */
  305. #ifdef CONFIG_8xx_CPU6
  306. li r3, 0x3780
  307. stw r3, 12(r0)
  308. lwz r3, 12(r0)
  309. #endif
  310. mtspr MD_EPN, r20 /* Have to use MD_EPN for walk, MI_EPN can't */
  311. mfspr r20, M_TWB /* Get level 1 table entry address */
  313. /* If we are faulting a kernel address, we have to use the
  314.  * kernel page tables.
  315.  */
  316. andi. r21, r20, 0x0800 /* Address >= 0x80000000 */
  317. beq 3f
  318. lis r21, swapper_pg_dir@h
  319. ori r21, r21, swapper_pg_dir@l
  320. rlwimi r20, r21, 0, 2, 19
  321. 3:
  322. lwz r21, 0(r20) /* Get the level 1 entry */
  323. rlwinm. r20, r21,0,0,19 /* Extract page descriptor page address */
  324. beq 2f /* If zero, don't try to find a pte */
  326. /* We have a pte table, so load the MI_TWC with the attributes
  327.  * for this page, which has only bit 31 set.
  328.  */
  329. tophys(r21,r21)
  330. ori r21,r21,1 /* Set valid bit */
  331. #ifdef CONFIG_8xx_CPU6
  332. li r3, 0x2b80
  333. stw r3, 12(r0)
  334. lwz r3, 12(r0)
  335. #endif
  336. mtspr MI_TWC, r21 /* Set page attributes */
  337. #ifdef CONFIG_8xx_CPU6
  338. li r3, 0x3b80
  339. stw r3, 12(r0)
  340. lwz r3, 12(r0)
  341. #endif
  342. mtspr MD_TWC, r21 /* Load pte table base address */
  343. mfspr r21, MD_TWC /* ....and get the pte address */
  344. lwz r20, 0(r21) /* Get the pte */
  346. ori r20, r20, _PAGE_ACCESSED
  347. stw r20, 0(r21)
  349. /* The Linux PTE won't go exactly into the MMU TLB.
  350.  * Software indicator bits 21, 22 and 28 must be clear.
  351.  * Software indicator bits 24, 25, 26, and 27 must be
  352.  * set.  All other Linux PTE bits control the behavior
  353.  * of the MMU.
  354.  */
  355. li r21, 0x0600
  356. andc r20, r20, r21 /* Clear 21, 22 */
  357. li r21, 0x00f0
  358. rlwimi r20, r21, 0, 24, 28 /* Set 24-27, clear 28 */
  360. #ifdef CONFIG_8xx_CPU6
  361. li r3, 0x2d80
  362. stw r3, 12(r0)
  363. lwz r3, 12(r0)
  364. #endif
  365. mtspr MI_RPN, r20 /* Update TLB entry */
  367. mfspr r20, M_TW /* Restore registers */
  368. lwz r21, 0(r0)
  369. mtcr r21
  370. lwz r21, 4(r0)
  371. #ifdef CONFIG_8xx_CPU6
  372. lwz r3, 8(r0)
  373. #endif
  374. rfi
  376. 2: mfspr r20, M_TW /* Restore registers */
  377. lwz r21, 0(r0)
  378. mtcr r21
  379. lwz r21, 4(r0)
  380. #ifdef CONFIG_8xx_CPU6
  381. lwz r3, 8(r0)
  382. #endif
  383. b InstructionAccess
  385. . = 0x1200
  386. DataStoreTLBMiss:
  387. #ifdef CONFIG_8xx_CPU6
  388. stw r3, 8(r0)
  389. li r3, 0x3f80
  390. stw r3, 12(r0)
  391. lwz r3, 12(r0)
  392. #endif
  393. mtspr M_TW, r20 /* Save a couple of working registers */
  394. mfcr r20
  395. stw r20, 0(r0)
  396. stw r21, 4(r0)
  397. mfspr r20, M_TWB /* Get level 1 table entry address */
  399. /* If we are faulting a kernel address, we have to use the
  400.  * kernel page tables.
  401.  */
  402. andi. r21, r20, 0x0800
  403. beq 3f
  404. lis r21, swapper_pg_dir@h
  405. ori r21, r21, swapper_pg_dir@l
  406. rlwimi r20, r21, 0, 2, 19
  407. 3:
  408. lwz r21, 0(r20) /* Get the level 1 entry */
  409. rlwinm. r20, r21,0,0,19 /* Extract page descriptor page address */
  410. beq 2f /* If zero, don't try to find a pte */
  412. /* We have a pte table, so load fetch the pte from the table.
  413.  */
  414. tophys(r21, r21)
  415. ori r21, r21, 1 /* Set valid bit in physical L2 page */
  416. #ifdef CONFIG_8xx_CPU6
  417. li r3, 0x3b80
  418. stw r3, 12(r0)
  419. lwz r3, 12(r0)
  420. #endif
  421. mtspr MD_TWC, r21 /* Load pte table base address */
  422. mfspr r20, MD_TWC /* ....and get the pte address */
  423. lwz r20, 0(r20) /* Get the pte */
  425. /* Insert the Guarded flag into the TWC from the Linux PTE.
  426.  * It is bit 27 of both the Linux PTE and the TWC (at least
  427.  * I got that right :-).  It will be better when we can put
  428.  * this into the Linux pgd/pmd and load it in the operation
  429.  * above.
  430.  */
  431. rlwimi r21, r20, 0, 27, 27
  432. #ifdef CONFIG_8xx_CPU6
  433. li r3, 0x3b80
  434. stw r3, 12(r0)
  435. lwz r3, 12(r0)
  436. #endif
  437. mtspr MD_TWC, r21
  439. mfspr r21, MD_TWC /* get the pte address again */
  440. ori r20, r20, _PAGE_ACCESSED
  441. stw r20, 0(r21)
  443. /* The Linux PTE won't go exactly into the MMU TLB.
  444.  * Software indicator bits 21, 22 and 28 must be clear.
  445.  * Software indicator bits 24, 25, 26, and 27 must be
  446.  * set.  All other Linux PTE bits control the behavior
  447.  * of the MMU.
  448.  */
  449. li r21, 0x0600
  450. andc r20, r20, r21 /* Clear 21, 22 */
  451. li r21, 0x00f0
  452. rlwimi r20, r21, 0, 24, 28 /* Set 24-27, clear 28 */
  454. #ifdef CONFIG_8xx_CPU6
  455. li r3, 0x3d80
  456. stw r3, 12(r0)
  457. lwz r3, 12(r0)
  458. #endif
  459. mtspr MD_RPN, r20 /* Update TLB entry */
  461. mfspr r20, M_TW /* Restore registers */
  462. lwz r21, 0(r0)
  463. mtcr r21
  464. lwz r21, 4(r0)
  465. #ifdef CONFIG_8xx_CPU6
  466. lwz r3, 8(r0)
  467. #endif
  468. rfi
  470. 2: mfspr r20, M_TW /* Restore registers */
  471. lwz r21, 0(r0)
  472. mtcr r21
  473. lwz r21, 4(r0)
  474. #ifdef CONFIG_8xx_CPU6
  475. lwz r3, 8(r0)
  476. #endif
  477. b DataAccess
  479. /* This is an instruction TLB error on the MPC8xx.  This could be due
  480.  * to many reasons, such as executing guarded memory or illegal instruction
  481.  * addresses.  There is nothing to do but handle a big time error fault.
  482.  */
  483. . = 0x1300
  484. InstructionTLBError:
  485. b InstructionAccess
  487. /* This is the data TLB error on the MPC8xx.  This could be due to
  488.  * many reasons, including a dirty update to a pte.  We can catch that
  489.  * one here, but anything else is an error.  First, we track down the
  490.  * Linux pte.  If it is valid, write access is allowed, but the
  491.  * page dirty bit is not set, we will set it and reload the TLB.  For
  492.  * any other case, we bail out to a higher level function that can
  493.  * handle it.
  494.  */
  495. . = 0x1400
  496. DataTLBError:
  497. #ifdef CONFIG_8xx_CPU6
  498. stw r3, 8(r0)
  499. li r3, 0x3f80
  500. stw r3, 12(r0)
  501. lwz r3, 12(r0)
  502. #endif
  503. mtspr M_TW, r20 /* Save a couple of working registers */
  504. mfcr r20
  505. stw r20, 0(r0)
  506. stw r21, 4(r0)
  508. /* First, make sure this was a store operation.
  509. */
  510. mfspr r20, DSISR
  511. andis. r21, r20, 0x0200 /* If set, indicates store op */
  512. beq 2f
  514. /* The EA of a data TLB miss is automatically stored in the MD_EPN 
  515.  * register.  The EA of a data TLB error is automatically stored in 
  516.  * the DAR, but not the MD_EPN register.  We must copy the 20 most 
  517.  * significant bits of the EA from the DAR to MD_EPN before we 
  518.  * start walking the page tables.  We also need to copy the CASID 
  519.  * value from the M_CASID register.
  520.  * Addendum:  The EA of a data TLB error is _supposed_ to be stored 
  521.  * in DAR, but it seems that this doesn't happen in some cases, such 
  522.  * as when the error is due to a dcbi instruction to a page with a 
  523.  * TLB that doesn't have the changed bit set.  In such cases, there 
  524.  * does not appear to be any way  to recover the EA of the error 
  525.  * since it is neither in DAR nor MD_EPN.  As a workaround, the 
  526.  * _PAGE_HWWRITE bit is set for all kernel data pages when the PTEs 
  527.  * are initialized in mapin_ram().  This will avoid the problem, 
  528.  * assuming we only use the dcbi instruction on kernel addresses.
  529.  */
  530. mfspr r20, DAR
  531. rlwinm r21, r20, 0, 0, 19
  532. ori r21, r21, MD_EVALID
  533. mfspr r20, M_CASID
  534. rlwimi r21, r20, 0, 28, 31
  535. #ifdef CONFIG_8xx_CPU6
  536. li r3, 0x3780
  537. stw r3, 12(r0)
  538. lwz r3, 12(r0)
  539. #endif
  540. mtspr MD_EPN, r21
  542. mfspr r20, M_TWB /* Get level 1 table entry address */
  544. /* If we are faulting a kernel address, we have to use the
  545.  * kernel page tables.
  546.  */
  547. andi. r21, r20, 0x0800
  548. beq 3f
  549. lis r21, swapper_pg_dir@h
  550. ori r21, r21, swapper_pg_dir@l
  551. rlwimi r20, r21, 0, 2, 19
  552. 3:
  553. lwz r21, 0(r20) /* Get the level 1 entry */
  554. rlwinm. r20, r21,0,0,19 /* Extract page descriptor page address */
  555. beq 2f /* If zero, bail */
  557. /* We have a pte table, so fetch the pte from the table.
  558.  */
  559. tophys(r21, r21)
  560. ori r21, r21, 1 /* Set valid bit in physical L2 page */
  561. #ifdef CONFIG_8xx_CPU6
  562. li r3, 0x3b80
  563. stw r3, 12(r0)
  564. lwz r3, 12(r0)
  565. #endif
  566. mtspr MD_TWC, r21 /* Load pte table base address */
  567. mfspr r21, MD_TWC /* ....and get the pte address */
  568. lwz r20, 0(r21) /* Get the pte */
  570. andi. r21, r20, _PAGE_RW /* Is it writeable? */
  571. beq 2f /* Bail out if not */
  573. /* Update 'changed', among others.
  574. */
  575. ori r20, r20, _PAGE_DIRTY|_PAGE_ACCESSED|_PAGE_HWWRITE
  576. mfspr r21, MD_TWC /* Get pte address again */
  577. stw r20, 0(r21) /* and update pte in table */
  579. /* The Linux PTE won't go exactly into the MMU TLB.
  580.  * Software indicator bits 21, 22 and 28 must be clear.
  581.  * Software indicator bits 24, 25, 26, and 27 must be
  582.  * set.  All other Linux PTE bits control the behavior
  583.  * of the MMU.
  584.  */
  585. li r21, 0x0600
  586. andc r20, r20, r21 /* Clear 21, 22 */
  587. li r21, 0x00f0
  588. rlwimi r20, r21, 0, 24, 28 /* Set 24-27, clear 28 */
  590. #ifdef CONFIG_8xx_CPU6
  591. li r3, 0x3d80
  592. stw r3, 12(r0)
  593. lwz r3, 12(r0)
  594. #endif
  595. mtspr MD_RPN, r20 /* Update TLB entry */
  597. mfspr r20, M_TW /* Restore registers */
  598. lwz r21, 0(r0)
  599. mtcr r21
  600. lwz r21, 4(r0)
  601. #ifdef CONFIG_8xx_CPU6
  602. lwz r3, 8(r0)
  603. #endif
  604. rfi
  605. 2:
  606. mfspr r20, M_TW /* Restore registers */
  607. lwz r21, 0(r0)
  608. mtcr r21
  609. lwz r21, 4(r0)
  610. #ifdef CONFIG_8xx_CPU6
  611. lwz r3, 8(r0)
  612. #endif
  613. b DataAccess
  615. STD_EXCEPTION(0x1500, Trap_15, UnknownException)
  616. STD_EXCEPTION(0x1600, Trap_16, UnknownException)
  617. STD_EXCEPTION(0x1700, Trap_17, TAUException)
  618. STD_EXCEPTION(0x1800, Trap_18, UnknownException)
  619. STD_EXCEPTION(0x1900, Trap_19, UnknownException)
  620. STD_EXCEPTION(0x1a00, Trap_1a, UnknownException)
  621. STD_EXCEPTION(0x1b00, Trap_1b, UnknownException)
  623. /* On the MPC8xx, these next four traps are used for development
  624.  * support of breakpoints and such.  Someday I will get around to
  625.  * using them.
  626.  */
  627. STD_EXCEPTION(0x1c00, Trap_1c, UnknownException)
  628. STD_EXCEPTION(0x1d00, Trap_1d, UnknownException)
  629. STD_EXCEPTION(0x1e00, Trap_1e, UnknownException)
  630. STD_EXCEPTION(0x1f00, Trap_1f, UnknownException)
  632. . = 0x2000
  634. /*
  635.  * This code finishes saving the registers to the exception frame
  636.  * and jumps to the appropriate handler for the exception, turning
  637.  * on address translation.
  638.  */
  639. .globl transfer_to_handler
  640. transfer_to_handler:
  641. stw r22,_NIP(r21)
  642. lis r22,MSR_POW@h
  643. andc r23,r23,r22
  644. stw r23,_MSR(r21)
  645. SAVE_4GPRS(8, r21)
  646. SAVE_8GPRS(12, r21)
  647. SAVE_8GPRS(24, r21)
  648. andi. r23,r23,MSR_PR
  649. mfspr r23,SPRG3 /* if from user, fix up THREAD.regs */
  650. beq 2f
  651. addi r24,r1,STACK_FRAME_OVERHEAD
  652. stw r24,PT_REGS(r23)
  653. 2: addi r2,r23,-THREAD /* set r2 to current */
  654. tovirt(r2,r2)
  655. mflr r23
  656. andi. r24,r23,0x3f00 /* get vector offset */
  657. stw r24,TRAP(r21)
  658. li r22,0
  659. stw r22,RESULT(r21)
  660. mtspr SPRG2,r22 /* r1 is now kernel sp */
  661. addi r24,r2,TASK_STRUCT_SIZE /* check for kernel stack overflow */
  662. cmplw 0,r1,r2
  663. cmplw 1,r1,r24
  664. crand 1,1,4
  665. bgt- stack_ovf /* if r2 < r1 < r2+TASK_STRUCT_SIZE */
  666. lwz r24,0(r23) /* virtual address of handler */
  667. lwz r23,4(r23) /* where to go when done */
  668. mtspr SRR0,r24
  669. mtspr SRR1,r20
  670. mtlr r23
  671. SYNC
  672. rfi /* jump to handler, enable MMU */
  674. /*
  675.  * On kernel stack overflow, load up an initial stack pointer
  676.  * and call StackOverflow(regs), which should not return.
  677.  */
  678. stack_ovf:
  679. addi r3,r1,STACK_FRAME_OVERHEAD
  680. lis r1,init_task_union@ha
  681. addi r1,r1,init_task_union@l
  682. addi r1,r1,TASK_UNION_SIZE-STACK_FRAME_OVERHEAD
  683. lis r24,StackOverflow@ha
  684. addi r24,r24,StackOverflow@l
  685. li r20,MSR_KERNEL
  686. mtspr SRR0,r24
  687. mtspr SRR1,r20
  688. SYNC
  689. rfi
  691. .globl giveup_fpu
  692. giveup_fpu:
  693. blr
  695. /* Maybe someday.......
  696. */
  697. _GLOBAL(__setup_cpu_8xx)
  698. blr
  700. /*
  701.  * This is where the main kernel code starts.
  702.  */
  703. start_here:
  705. /* ptr to current */
  706. lis r2,init_task_union@h
  707. ori r2,r2,init_task_union@l
  709. /* ptr to phys current thread */
  710. tophys(r4,r2)
  711. addi r4,r4,THREAD /* init task's THREAD */
  712. mtspr SPRG3,r4
  713. li r3,0
  714. mtspr SPRG2,r3 /* 0 => r1 has kernel sp */
  716. /* stack */
  717. addi r1,r2,TASK_UNION_SIZE
  718. li r0,0
  719. stwu r0,-STACK_FRAME_OVERHEAD(r1)
  721. bl early_init /* We have to do this with MMU on */
  723. /*
  724.  * Decide what sort of machine this is and initialize the MMU.
  725.  */
  726. mr r3,r31
  727. mr r4,r30
  728. mr r5,r29
  729. mr r6,r28
  730. mr r7,r27
  731. bl machine_init
  732. bl MMU_init
  734. /*
  735.  * Go back to running unmapped so we can load up new values
  736.  * and change to using our exception vectors.
  737.  * On the 8xx, all we have to do is invalidate the TLB to clear
  738.  * the old 8M byte TLB mappings and load the page table base register.
  739.  */
  740. /* The right way to do this would be to track it down through
  741.  * init's THREAD like the context switch code does, but this is
  742.  * easier......until someone changes init's static structures.
  743.  */
  744. lis r6, swapper_pg_dir@h
  745. ori r6, r6, swapper_pg_dir@l
  746. tophys(r6,r6)
  747. #ifdef CONFIG_8xx_CPU6
  748. lis r4, cpu6_errata_word@h
  749. ori r4, r4, cpu6_errata_word@l
  750. li r3, 0x3980
  751. stw r3, 12(r4)
  752. lwz r3, 12(r4)
  753. #endif
  754. mtspr M_TWB, r6
  755. lis r4,2f@h
  756. ori r4,r4,2f@l
  757. tophys(r4,r4)
  758. li r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
  759. mtspr SRR0,r4
  760. mtspr SRR1,r3
  761. rfi
  762. /* Load up the kernel context */
  763. 2:
  764. SYNC /* Force all PTE updates to finish */
  765. tlbia /* Clear all TLB entries */
  766. sync /* wait for tlbia/tlbie to finish */
  767. TLBSYNC /* ... on all CPUs */
  769. #ifdef CONFIG_BDI_SWITCH
  770. /* Add helper information for the Abatron bdiGDB debugger.
  771.  * We do this here because we know the mmu is disabled, and
  772.  * will be enabled for real in just a few instructions.
  773.  */
  774. tovirt(r6,r6)
  775. lis r5, abatron_pteptrs@h
  776. ori r5, r5, abatron_pteptrs@l
  777. stw r5, 0xf0(r0) /* Must match your Abatron config file */
  778. tophys(r5,r5)
  779. stw r6, 0(r5)
  780. #endif
  782. /* Now turn on the MMU for real! */
  783. li r4,MSR_KERNEL
  784. lis r3,start_kernel@h
  785. ori r3,r3,start_kernel@l
  786. mtspr SRR0,r3
  787. mtspr SRR1,r4
  788. rfi /* enable MMU and jump to start_kernel */
  790. /* Set up the initial MMU state so we can do the first level of
  791.  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
  792.  * virtual to physical.  Also, set the cache mode since that is defined
  793.  * by TLB entries and perform any additional mapping (like of the IMMR).
  794.  */
  795. initial_mmu:
  796. tlbia /* Invalidate all TLB entries */
  797. li r8, 0
  798. mtspr MI_CTR, r8 /* Set instruction control to zero */
  799. lis r8, MD_RESETVAL@h
  800. #ifndef CONFIG_8xx_COPYBACK
  801. oris r8, r8, MD_WTDEF@h
  802. #endif
  803. mtspr MD_CTR, r8 /* Set data TLB control */
  805. /* Now map the lower 8 Meg into the TLBs.  For this quick hack,
  806.  * we can load the instruction and data TLB registers with the
  807.  * same values.
  808.  */
  809. lis r8, KERNELBASE@h /* Create vaddr for TLB */
  810. ori r8, r8, MI_EVALID /* Mark it valid */
  811. mtspr MI_EPN, r8
  812. mtspr MD_EPN, r8
  813. li r8, MI_PS8MEG /* Set 8M byte page */
  814. ori r8, r8, MI_SVALID /* Make it valid */
  815. mtspr MI_TWC, r8
  816. mtspr MD_TWC, r8
  817. li r8, MI_BOOTINIT /* Create RPN for address 0 */
  818. mtspr MI_RPN, r8 /* Store TLB entry */
  819. mtspr MD_RPN, r8
  820. lis r8, MI_Kp@h /* Set the protection mode */
  821. mtspr MI_AP, r8
  822. mtspr MD_AP, r8
  824. /* Map another 8 MByte at the IMMR to get the processor
  825.  * internal registers (among other things).
  826.  */
  827. mfspr r9, 638 /* Get current IMMR */
  828. andis. r9, r9, 0xff80 /* Get 8Mbyte boundary */
  830. mr r8, r9 /* Create vaddr for TLB */
  831. ori r8, r8, MD_EVALID /* Mark it valid */
  832. mtspr MD_EPN, r8
  833. li r8, MD_PS8MEG /* Set 8M byte page */
  834. ori r8, r8, MD_SVALID /* Make it valid */
  835. mtspr MD_TWC, r8
  836. mr r8, r9 /* Create paddr for TLB */
  837. ori r8, r8, MI_BOOTINIT|0x2 /* Inhibit cache -- Cort */
  838. mtspr MD_RPN, r8
  840. /* Since the cache is enabled according to the information we
  841.  * just loaded into the TLB, invalidate and enable the caches here.
  842.  * We should probably check/set other modes....later.
  843.  */
  844. lis r8, IDC_INVALL@h
  845. mtspr IC_CST, r8
  846. mtspr DC_CST, r8
  847. lis r8, IDC_ENABLE@h
  848. mtspr IC_CST, r8
  849. #ifdef CONFIG_8xx_COPYBACK
  850. mtspr DC_CST, r8
  851. #else
  852. /* For a debug option, I left this here to easily enable
  853.  * the write through cache mode
  854.  */
  855. lis r8, DC_SFWT@h
  856. mtspr DC_CST, r8
  857. lis r8, IDC_ENABLE@h
  858. mtspr DC_CST, r8
  859. #endif
  860. blr
  863. /*
  864.  * Set up to use a given MMU context.
  865.  * r3 is context number, r4 is PGD pointer.
  866.  *
  867.  * We place the physical address of the new task page directory loaded
  868.  * into the MMU base register, and set the ASID compare register with
  869.  * the new "context."
  870.  */
  871. _GLOBAL(set_context)
  873. #ifdef CONFIG_BDI_SWITCH
  874. /* Context switch the PTE pointer for the Abatron BDI2000.
  875.  * The PGDIR is passed as second argument.
  876.  */
  877. lis r5, KERNELBASE@h
  878. lwz r5, 0xf0(r5)
  879. stw r4, 0x4(r5)
  880. #endif
  882. #ifdef CONFIG_8xx_CPU6
  883. lis r6, cpu6_errata_word@h
  884. ori r6, r6, cpu6_errata_word@l
  885. tophys (r4, r4)
  886. li r7, 0x3980
  887. stw r7, 12(r6)
  888. lwz r7, 12(r6)
  889.         mtspr   M_TWB, r4               /* Update MMU base address */
  890. li r7, 0x3380
  891. stw r7, 12(r6)
  892. lwz r7, 12(r6)
  893.         mtspr   M_CASID, r3             /* Update context */
  894. #else
  895.         mtspr   M_CASID,r3 /* Update context */
  896. tophys (r4, r4)
  897. mtspr M_TWB, r4 /* and pgd */
  898. #endif
  899. SYNC
  900. blr
  902. #ifdef CONFIG_8xx_CPU6
  903. /* It's here because it is unique to the 8xx.
  904.  * It is important we get called with interrupts disabled.  I used to
  905.  * do that, but it appears that all code that calls this already had
  906.  * interrupt disabled.
  907.  */
  908. .globl set_dec_cpu6
  909. set_dec_cpu6:
  910. lis r7, cpu6_errata_word@h
  911. ori r7, r7, cpu6_errata_word@l
  912. li r4, 0x2c00
  913. stw r4, 8(r7)
  914. lwz r4, 8(r7)
  915.         mtspr   22, r3 /* Update Decrementer */
  916. SYNC
  917. blr
  918. #endif
  920. /*
  921.  * We put a few things here that have to be page-aligned.
  922.  * This stuff goes at the beginning of the data segment,
  923.  * which is page-aligned.
  924.  */
  925. .data
  926. .globl sdata
  927. sdata:
  928. .globl empty_zero_page
  929. empty_zero_page:
  930. .space 4096
  932. .globl swapper_pg_dir
  933. swapper_pg_dir:
  934. .space 4096
  936. /*
  937.  * This space gets a copy of optional info passed to us by the bootstrap
  938.  * Used to pass parameters into the kernel like root=/dev/sda1, etc.
  939.  */
  940. .globl cmd_line
  941. cmd_line:
  942. .space 512
  944. #ifdef CONFIG_BDI_SWITCH
  945. /* Room for two PTE table poiners, usually the kernel and current user
  946.  * pointer to their respective root page table (pgdir).
  947.  */
  948. abatron_pteptrs:
  949. .space 8
  950. #endif
  952. #ifdef CONFIG_8xx_CPU6
  953. .globl cpu6_errata_word
  954. cpu6_errata_word:
  955. .space 16
  956. #endif