开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Linux/Unix编程 > 查看源码
head.S
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：47k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

head.S：源码内容
  1. /*
  2.  * BK Id: %F% %I% %G% %U% %#%
  3.  */
  4. /*
  5.  *  PowerPC version 
  6.  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
  7.  *
  8.  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
  9.  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
  10.  *  Adapted for Power Macintosh by Paul Mackerras.
  11.  *  Low-level exception handlers and MMU support
  12.  *  rewritten by Paul Mackerras.
  13.  *    Copyright (C) 1996 Paul Mackerras.
  14.  *  MPC8xx modifications Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  15.  *  Amiga/APUS changes by Jesper Skov (jskov@cygnus.co.uk).
  16.  *
  17.  *  This file contains the low-level support and setup for the
  18.  *  PowerPC platform, including trap and interrupt dispatch.
  19.  *  (The PPC 8xx embedded CPUs use head_8xx.S instead.)
  20.  *
  21.  *  This program is free software; you can redistribute it and/or
  22.  *  modify it under the terms of the GNU General Public License
  23.  *  as published by the Free Software Foundation; either version
  24.  *  2 of the License, or (at your option) any later version.
  25.  *
  26.  */
  28. #include <linux/config.h>
  29. #include <linux/threads.h>
  30. #include <asm/processor.h>
  31. #include <asm/page.h>
  32. #include <asm/mmu.h>
  33. #include <asm/pgtable.h>
  34. #include <asm/cputable.h>
  35. #include <asm/cache.h>
  36. #include <asm/ppc_asm.h>
  37. #include "ppc_defs.h"
  39. #ifdef CONFIG_APUS
  40. #include <asm/amigappc.h>
  41. #endif
  43. #ifdef CONFIG_PPC64BRIDGE
  44. #define LOAD_BAT(n, reg, RA, RB)
  45. ld RA,(n*32)+0(reg);
  46. ld RB,(n*32)+8(reg);
  47. mtspr IBAT##n##U,RA;
  48. mtspr IBAT##n##L,RB;
  49. ld RA,(n*32)+16(reg);
  50. ld RB,(n*32)+24(reg);
  51. mtspr DBAT##n##U,RA;
  52. mtspr DBAT##n##L,RB;
  54. #else /* CONFIG_PPC64BRIDGE */
  56. /* 601 only have IBAT; cr0.eq is set on 601 when using this macro */
  57. #define LOAD_BAT(n, reg, RA, RB)
  58. /* see the comment for clear_bats() -- Cort */ 
  59. li RA,0;
  60. mtspr IBAT##n##U,RA;
  61. mtspr DBAT##n##U,RA;
  62. lwz RA,(n*16)+0(reg);
  63. lwz RB,(n*16)+4(reg);
  64. mtspr IBAT##n##U,RA;
  65. mtspr IBAT##n##L,RB;
  66. beq 1f;
  67. lwz RA,(n*16)+8(reg);
  68. lwz RB,(n*16)+12(reg);
  69. mtspr DBAT##n##U,RA;
  70. mtspr DBAT##n##L,RB;
  71. 1:
  72. #endif /* CONFIG_PPC64BRIDGE */  
  74. .text
  75. .globl _stext
  76. _stext:
  78. /*
  79.  * _start is defined this way because the XCOFF loader in the OpenFirmware
  80.  * on the powermac expects the entry point to be a procedure descriptor.
  81.  */
  82. .text
  83. .globl _start
  84. _start:
  85. /* 
  86.  * These are here for legacy reasons, the kernel used to
  87.  * need to look like a coff function entry for the pmac
  88.  * but we're always started by some kind of bootloader now.
  89.  *  -- Cort
  90.  */
  91. nop
  92. nop
  93. nop
  95. /* PMAC
  96.  * Enter here with the kernel text, data and bss loaded starting at
  97.  * 0, running with virtual == physical mapping.
  98.  * r5 points to the prom entry point (the client interface handler
  99.  * address).  Address translation is turned on, with the prom
  100.  * managing the hash table.  Interrupts are disabled.  The stack
  101.  * pointer (r1) points to just below the end of the half-meg region
  102.  * from 0x380000 - 0x400000, which is mapped in already.
  103.  *
  104.  * If we are booted from MacOS via BootX, we enter with the kernel
  105.  * image loaded somewhere, and the following values in registers:
  106.  *  r3: 'BooX' (0x426f6f58)
  107.  *  r4: virtual address of boot_infos_t
  108.  *  r5: 0
  109.  *
  110.  * APUS
  111.  *   r3: 'APUS'
  112.  *   r4: physical address of memory base
  113.  *   Linux/m68k style BootInfo structure at &_end.
  114.  *
  115.  * PREP
  116.  * This is jumped to on prep systems right after the kernel is relocated
  117.  * to its proper place in memory by the boot loader.  The expected layout
  118.  * of the regs is:
  119.  *   r3: ptr to residual data
  120.  *   r4: initrd_start or if no initrd then 0
  121.  *   r5: initrd_end - unused if r4 is 0
  122.  *   r6: Start of command line string
  123.  *   r7: End of command line string
  124.  *
  125.  * This just gets a minimal mmu environment setup so we can call
  126.  * start_here() to do the real work.
  127.  * -- Cort
  128.  */
  130. .globl __start
  131. __start:
  132. /*
  133.  * We have to do any OF calls before we map ourselves to KERNELBASE,
  134.  * because OF may have I/O devices mapped into that area
  135.  * (particularly on CHRP).
  136.  */
  137. mr r31,r3 /* save parameters */
  138. mr r30,r4
  139. mr r29,r5
  140. mr r28,r6
  141. mr r27,r7
  142. li r24,0 /* cpu # */
  143. /*
  144.  * early_init() does the early machine identification and does
  145.  * the necessary low-level setup and clears the BSS
  146.  *  -- Cort <cort@fsmlabs.com>
  147.  */ 
  148. bl early_init
  150. #ifdef CONFIG_APUS
  151. /* On APUS the __va/__pa constants need to be set to the correct 
  152.  * values before continuing. 
  153.  */
  154. mr r4,r30
  155. bl fix_mem_constants
  156. #endif /* CONFIG_APUS */
  158. #ifndef CONFIG_GEMINI
  159. /* Switch MMU off, clear BATs and flush TLB. At this point, r3 contains
  160.  * the physical address we are running at, returned by early_init()
  161.  */
  162.   bl mmu_off
  163. __after_mmu_off:
  164. bl clear_bats
  165. bl flush_tlbs
  166. #endif
  168. #ifndef CONFIG_POWER4
  169. /* POWER4 doesn't have BATs */
  170. bl initial_bats
  171. #if !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT)
  172. bl setup_disp_bat
  173. #endif
  174. #else /* CONFIG_POWER4 */
  175. /*
  176.  * Load up the SDR1 and segment register values now
  177.  * since we don't have the BATs.
  178.  */
  179. bl reloc_offset
  180. addis r4,r3,_SDR1@ha /* get the value from _SDR1 */
  181. lwz r4,_SDR1@l(r4) /* assume hash table below 4GB */
  182. mtspr SDR1,r4
  183. slbia
  184. lis r5,0x2000 /* set pseudo-segment reg 12 */
  185. ori r5,r5,0x0ccc
  186. mtsr 12,r5
  187. #endif /* CONFIG_POWER4 */
  189. /*
  190.  * Call setup_cpu for CPU 0
  191.  */
  192. bl reloc_offset
  193. li r24,0 /* cpu# */
  194. bl call_setup_cpu /* Call setup_cpu for this CPU */
  195. #ifdef CONFIG_6xx
  196. bl reloc_offset
  197. bl init_idle_6xx
  198. #endif /* CONFIG_6xx */
  200. #ifndef CONFIG_APUS
  201. /*
  202.  * We need to run with _start at physical address 0.
  203.  * On CHRP, we are loaded at 0x10000 since OF on CHRP uses
  204.  * the exception vectors at 0 (and therefore this copy
  205.  * overwrites OF's exception vectors with our own).
  206.  * If the MMU is already turned on, we copy stuff to KERNELBASE,
  207.  * otherwise we copy it to 0.
  208.  */
  209. bl reloc_offset
  210. mr r26,r3
  211. addis r4,r3,KERNELBASE@h /* current address of _start */
  212. cmpwi 0,r4,0 /* are we already running at 0? */
  213. bne relocate_kernel
  214. #endif /* CONFIG_APUS */
  215. /*
  216.  * we now have the 1st 16M of ram mapped with the bats.
  217.  * prep needs the mmu to be turned on here, but pmac already has it on.
  218.  * this shouldn't bother the pmac since it just gets turned on again
  219.  * as we jump to our code at KERNELBASE. -- Cort
  220.  * Actually no, pmac doesn't have it on any more. BootX enters with MMU
  221.  * off, and in other cases, we now turn it off before changing BATs above.
  222.  */
  223. turn_on_mmu:
  224. mfmsr r0
  225. ori r0,r0,MSR_DR|MSR_IR
  226. mtspr SRR1,r0
  227. lis r0,start_here@h
  228. ori r0,r0,start_here@l
  229. mtspr SRR0,r0
  230. SYNC
  231. RFI /* enables MMU */
  233. /*
  234.  * We need __secondary_hold as a place to hold the other cpus on
  235.  * an SMP machine, even when we are running a UP kernel.
  236.  */
  237. . = 0xc0 /* for prep bootloader */
  238. li r3,1 /* MTX only has 1 cpu */
  239. .globl __secondary_hold
  240. __secondary_hold:
  241. /* tell the master we're here */
  242. stw r3,4(0)
  243. #ifdef CONFIG_SMP
  244. 100: lwz r4,0(0)
  245. /* wait until we're told to start */
  246. cmpw 0,r4,r3
  247. bne 100b
  248. /* our cpu # was at addr 0 - go */
  249. mr r24,r3 /* cpu # */
  250. b __secondary_start
  251. #else
  252. b .
  253. #endif /* CONFIG_SMP */
  255. /*
  256.  * Exception entry code.  This code runs with address translation
  257.  * turned off, i.e. using physical addresses.
  258.  * We assume sprg3 has the physical address of the current
  259.  * task's thread_struct.
  260.  */
  261. #define EXCEPTION_PROLOG
  262. mtspr SPRG0,r20;
  263. mtspr SPRG1,r21;
  264. mfcr r20;
  265. mfspr r21,SPRG2; /* exception stack to use from */ 
  266. cmpwi 0,r21,0; /* user mode or RTAS */ 
  267. bne 1f;
  268. tophys(r21,r1); /* use tophys(kernel sp) otherwise */ 
  269. subi r21,r21,INT_FRAME_SIZE; /* alloc exc. frame */
  270. 1: CLR_TOP32(r21);
  271. stw r20,_CCR(r21); /* save registers */ 
  272. stw r22,GPR22(r21);
  273. stw r23,GPR23(r21);
  274. mfspr r20,SPRG0;
  275. stw r20,GPR20(r21);
  276. mfspr r22,SPRG1;
  277. stw r22,GPR21(r21);
  278. mflr r20;
  279. stw r20,_LINK(r21);
  280. mfctr r22;
  281. stw r22,_CTR(r21);
  282. mfspr r20,XER;
  283. stw r20,_XER(r21);
  284. mfspr r22,SRR0;
  285. mfspr r23,SRR1;
  286. stw r0,GPR0(r21);
  287. stw r1,GPR1(r21);
  288. stw r2,GPR2(r21);
  289. stw r1,0(r21);
  290. tovirt(r1,r21); /* set new kernel sp */
  291. SAVE_4GPRS(3, r21);
  292. SAVE_GPR(7, r21);
  293. /*
  294.  * Note: code which follows this uses cr0.eq (set if from kernel),
  295.  * r21, r22 (SRR0), and r23 (SRR1).
  296.  */
  298. /*
  299.  * Exception vectors.
  300.  */
  301. #define STD_EXCEPTION(n, label, hdlr)
  302. . = n;
  303. label:
  304. EXCEPTION_PROLOG;
  305. addi r3,r1,STACK_FRAME_OVERHEAD;
  306. li r20,MSR_KERNEL;
  307. bl transfer_to_handler; 
  308. i##n:
  309. .long hdlr;
  310. .long ret_from_except
  312. /* System reset */
  313. #ifdef CONFIG_SMP /* MVME/MTX and gemini start the secondary here */
  314. #ifdef CONFIG_GEMINI
  315. . = 0x100
  316. b __secondary_start_gemini
  317. #else /* CONFIG_GEMINI */
  318. STD_EXCEPTION(0x100, Reset, __secondary_start_psurge)
  319. #endif /* CONFIG_GEMINI */
  320. #else
  321. STD_EXCEPTION(0x100, Reset, UnknownException)
  322. #endif
  324. /* Machine check */
  325. BEGIN_FTR_SECTION
  326. DSSALL
  327. sync
  328. END_FTR_SECTION_IFSET(CPU_FTR_ALTIVEC)
  329. STD_EXCEPTION(0x200, MachineCheck, MachineCheckException)
  331. /* Data access exception. */
  332. . = 0x300
  333. #ifdef CONFIG_PPC64BRIDGE
  334. b DataAccess
  335. DataAccessCont:
  336. #else
  337. DataAccess:
  338. EXCEPTION_PROLOG
  339. #endif /* CONFIG_PPC64BRIDGE */
  340. mfspr r20,DSISR
  341. BEGIN_FTR_SECTION
  342. andis. r0,r20,0xa470 /* weird error? */
  343. bne 1f /* if not, try to put a PTE */
  344. mfspr r4,DAR /* into the hash table */
  345. rlwinm r3,r20,32-15,21,21 /* DSISR_STORE -> _PAGE_RW */
  346. bl hash_page
  347. END_FTR_SECTION_IFSET(CPU_FTR_HPTE_TABLE)
  348. 1: stw r20,_DSISR(r21)
  349. mr r5,r20
  350. mfspr r4,DAR
  351. stw r4,_DAR(r21)
  352. addi r3,r1,STACK_FRAME_OVERHEAD
  353. li r20,MSR_KERNEL
  354. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  355. bl transfer_to_handler
  356. i0x300:
  357. .long do_page_fault
  358. .long ret_from_except
  360. #ifdef CONFIG_PPC64BRIDGE
  361. /* SLB fault on data access. */
  362. . = 0x380
  363. b DataSegment
  364. DataSegmentCont:
  365. mfspr r4,DAR
  366. stw r4,_DAR(r21)
  367. addi r3,r1,STACK_FRAME_OVERHEAD
  368. li r20,MSR_KERNEL
  369. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  370. bl transfer_to_handler
  371. .long UnknownException
  372. .long ret_from_except
  373. #endif /* CONFIG_PPC64BRIDGE */
  375. /* Instruction access exception. */
  376. . = 0x400
  377. #ifdef CONFIG_PPC64BRIDGE
  378. b InstructionAccess
  379. InstructionAccessCont:
  380. #else
  381. InstructionAccess:
  382. EXCEPTION_PROLOG
  383. #endif /* CONFIG_PPC64BRIDGE */
  384. BEGIN_FTR_SECTION
  385. andis. r0,r23,0x4000 /* no pte found? */
  386. beq 1f /* if so, try to put a PTE */
  387. li r3,0 /* into the hash table */
  388. mr r4,r22 /* SRR0 is fault address */
  389. bl hash_page
  390. END_FTR_SECTION_IFSET(CPU_FTR_HPTE_TABLE)
  391. 1: addi r3,r1,STACK_FRAME_OVERHEAD
  392. mr r4,r22
  393. mr r5,r23
  394. li r20,MSR_KERNEL
  395. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  396. bl transfer_to_handler
  397. i0x400:
  398. .long do_page_fault
  399. .long ret_from_except
  401. #ifdef CONFIG_PPC64BRIDGE
  402. /* SLB fault on instruction access. */
  403. . = 0x480
  404. b InstructionSegment
  405. InstructionSegmentCont:
  406. addi r3,r1,STACK_FRAME_OVERHEAD
  407. li r20,MSR_KERNEL
  408. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  409. bl transfer_to_handler
  410. .long UnknownException
  411. .long ret_from_except
  412. #endif /* CONFIG_PPC64BRIDGE */
  414. /* External interrupt */
  415. . = 0x500;
  416. HardwareInterrupt:
  417. EXCEPTION_PROLOG;
  418. addi r3,r1,STACK_FRAME_OVERHEAD
  419. li r20,MSR_KERNEL
  420. li r4,0
  421. bl transfer_to_handler
  422. .globl do_IRQ_intercept
  423. do_IRQ_intercept:
  424. .long do_IRQ;
  425. .long ret_from_intercept
  427. /* Alignment exception */
  428. . = 0x600
  429. Alignment:
  430. EXCEPTION_PROLOG
  431. mfspr r4,DAR
  432. stw r4,_DAR(r21)
  433. mfspr r5,DSISR
  434. stw r5,_DSISR(r21)
  435. addi r3,r1,STACK_FRAME_OVERHEAD
  436. li r20,MSR_KERNEL
  437. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  438. bl transfer_to_handler
  439. i0x600:
  440. .long AlignmentException
  441. .long ret_from_except
  443. /* Program check exception */
  444. . = 0x700
  445. ProgramCheck:
  446. EXCEPTION_PROLOG
  447. addi r3,r1,STACK_FRAME_OVERHEAD
  448. li r20,MSR_KERNEL
  449. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  450. bl transfer_to_handler
  451. i0x700:
  452. .long ProgramCheckException
  453. .long ret_from_except
  455. /* Floating-point unavailable */
  456. . = 0x800
  457. FPUnavailable:
  458. EXCEPTION_PROLOG
  459. bne load_up_fpu /* if from user, just load it up */
  460. li r20,MSR_KERNEL
  461. bl transfer_to_handler /* if from kernel, take a trap */
  462. i0x800:
  463. .long KernelFP
  464. .long ret_from_except
  466. . = 0x900
  467. Decrementer:
  468. EXCEPTION_PROLOG
  469. addi r3,r1,STACK_FRAME_OVERHEAD
  470. li r20,MSR_KERNEL
  471. bl transfer_to_handler
  472. .globl timer_interrupt_intercept
  473. timer_interrupt_intercept:
  474. .long timer_interrupt
  475. .long ret_from_intercept
  477. STD_EXCEPTION(0xa00, Trap_0a, UnknownException)
  478. STD_EXCEPTION(0xb00, Trap_0b, UnknownException)
  480. /* System call */
  481. . = 0xc00
  482. SystemCall:
  483. EXCEPTION_PROLOG
  484. stw r3,ORIG_GPR3(r21)
  485. li r20,MSR_KERNEL
  486. rlwimi r20,r23,0,16,16 /* copy EE bit from saved MSR */
  487. bl transfer_to_handler
  488. .long DoSyscall
  489. .long ret_from_except
  491. /* Single step - not used on 601 */
  492. STD_EXCEPTION(0xd00, SingleStep, SingleStepException)
  493. STD_EXCEPTION(0xe00, Trap_0e, UnknownException)
  495. /*
  496.  * The Altivec unavailable trap is at 0x0f20.  Foo.
  497.  * We effectively remap it to 0x3000.
  498.  */
  499. . = 0xf00
  500. b Trap_0f
  501. trap_0f_cont:
  502. addi r3,r1,STACK_FRAME_OVERHEAD
  503. li r20,MSR_KERNEL
  504. bl transfer_to_handler
  505. .long UnknownException
  506. .long ret_from_except
  508. . = 0xf20
  509. #ifdef CONFIG_ALTIVEC
  510. b AltiVecUnavailable
  511. #endif
  512. Trap_0f:
  513. EXCEPTION_PROLOG
  514. b trap_0f_cont
  516. /*
  517.  * Handle TLB miss for instruction on 603/603e.
  518.  * Note: we get an alternate set of r0 - r3 to use automatically.
  519.  */
  520. . = 0x1000
  521. InstructionTLBMiss:
  522. /*
  523.  * r0: stored ctr
  524.  * r1: linux style pte ( later becomes ppc hardware pte )
  525.  * r2: ptr to linux-style pte
  526.  * r3: scratch
  527.  */
  528. mfctr r0
  529. /* Get PTE (linux-style) and check access */
  530. mfspr r3,IMISS
  531. lis r1,KERNELBASE@h /* check if kernel address */
  532. cmplw 0,r3,r1
  533. mfspr r2,SPRG3
  534. li r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
  535. lwz r2,PGDIR(r2)
  536. blt+ 112f
  537. lis r2,swapper_pg_dir@ha /* if kernel address, use */
  538. addi r2,r2,swapper_pg_dir@l /* kernel page table */
  539. mfspr r1,SRR1 /* and MSR_PR bit from SRR1 */
  540. rlwinm r1,r1,32-12,29,29 /* shift MSR_PR to _PAGE_USER posn */
  541. 112: tophys(r2,r2)
  542. rlwimi r2,r3,12,20,29 /* insert top 10 bits of address */
  543. lwz r2,0(r2) /* get pmd entry */
  544. rlwinm. r2,r2,0,0,19 /* extract address of pte page */
  545. beq- InstructionAddressInvalid /* return if no mapping */
  546. tophys(r2,r2)
  547. rlwimi r2,r3,22,20,29 /* insert next 10 bits of address */
  548. lwz r3,0(r2) /* get linux-style pte */
  549. andc. r1,r1,r3 /* check access & ~permission */
  550. bne- InstructionAddressInvalid /* return if access not permitted */
  551. ori r3,r3,_PAGE_ACCESSED /* set _PAGE_ACCESSED in pte */
  552. /*
  553.  * NOTE! We are assuming this is not an SMP system, otherwise
  554.  * we would need to update the pte atomically with lwarx/stwcx.
  555.  */
  556. stw r3,0(r2) /* update PTE (accessed bit) */
  557. /* Convert linux-style PTE to low word of PPC-style PTE */
  558. rlwinm r1,r3,32-10,31,31 /* _PAGE_RW -> PP lsb */
  559. rlwinm r2,r3,32-7,31,31 /* _PAGE_DIRTY -> PP lsb */
  560. and r1,r1,r2 /* writable if _RW and _DIRTY */
  561. rlwimi r3,r3,32-1,30,30 /* _PAGE_USER -> PP msb */
  562. rlwimi r3,r3,32-1,31,31 /* _PAGE_USER -> PP lsb */
  563. ori r1,r1,0xe14 /* clear out reserved bits and M */
  564. andc r1,r3,r1 /* PP = user? (rw&dirty? 2: 3): 0 */
  565. mtspr RPA,r1
  566. mfspr r3,IMISS
  567. tlbli r3
  568. mfspr r3,SRR1 /* Need to restore CR0 */
  569. mtcrf 0x80,r3
  570. rfi
  571. InstructionAddressInvalid:
  572. mfspr r3,SRR1
  573. rlwinm r1,r3,9,6,6 /* Get load/store bit */
  575. addis r1,r1,0x2000
  576. mtspr DSISR,r1 /* (shouldn't be needed) */
  577. mtctr r0 /* Restore CTR */
  578. andi. r2,r3,0xFFFF /* Clear upper bits of SRR1 */
  579. or r2,r2,r1
  580. mtspr SRR1,r2
  581. mfspr r1,IMISS /* Get failing address */
  582. rlwinm. r2,r2,0,31,31 /* Check for little endian access */
  583. rlwimi r2,r2,1,30,30 /* change 1 -> 3 */
  584. xor r1,r1,r2
  585. mtspr DAR,r1 /* Set fault address */
  586. mfmsr r0 /* Restore "normal" registers */
  587. xoris r0,r0,MSR_TGPR>>16
  588. mtcrf 0x80,r3 /* Restore CR0 */
  589. mtmsr r0
  590. b InstructionAccess
  592. /*
  593.  * Handle TLB miss for DATA Load operation on 603/603e
  594.  */
  595. . = 0x1100
  596. DataLoadTLBMiss:
  597. /*
  598.  * r0: stored ctr
  599.  * r1: linux style pte ( later becomes ppc hardware pte )
  600.  * r2: ptr to linux-style pte
  601.  * r3: scratch
  602.  */
  603. mfctr r0
  604. /* Get PTE (linux-style) and check access */
  605. mfspr r3,DMISS
  606. lis r1,KERNELBASE@h /* check if kernel address */
  607. cmplw 0,r3,r1
  608. mfspr r2,SPRG3
  609. li r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
  610. lwz r2,PGDIR(r2)
  611. blt+ 112f
  612. lis r2,swapper_pg_dir@ha /* if kernel address, use */
  613. addi r2,r2,swapper_pg_dir@l /* kernel page table */
  614. mfspr r1,SRR1 /* and MSR_PR bit from SRR1 */
  615. rlwinm r1,r1,32-12,29,29 /* shift MSR_PR to _PAGE_USER posn */
  616. 112: tophys(r2,r2)
  617. rlwimi r2,r3,12,20,29 /* insert top 10 bits of address */
  618. lwz r2,0(r2) /* get pmd entry */
  619. rlwinm. r2,r2,0,0,19 /* extract address of pte page */
  620. beq- DataAddressInvalid /* return if no mapping */
  621. tophys(r2,r2)
  622. rlwimi r2,r3,22,20,29 /* insert next 10 bits of address */
  623. lwz r3,0(r2) /* get linux-style pte */
  624. andc. r1,r1,r3 /* check access & ~permission */
  625. bne- DataAddressInvalid /* return if access not permitted */
  626. ori r3,r3,_PAGE_ACCESSED /* set _PAGE_ACCESSED in pte */
  627. /*
  628.  * NOTE! We are assuming this is not an SMP system, otherwise
  629.  * we would need to update the pte atomically with lwarx/stwcx.
  630.  */
  631. stw r3,0(r2) /* update PTE (accessed bit) */
  632. /* Convert linux-style PTE to low word of PPC-style PTE */
  633. rlwinm r1,r3,32-10,31,31 /* _PAGE_RW -> PP lsb */
  634. rlwinm r2,r3,32-7,31,31 /* _PAGE_DIRTY -> PP lsb */
  635. and r1,r1,r2 /* writable if _RW and _DIRTY */
  636. rlwimi r3,r3,32-1,30,30 /* _PAGE_USER -> PP msb */
  637. rlwimi r3,r3,32-1,31,31 /* _PAGE_USER -> PP lsb */
  638. ori r1,r1,0xe14 /* clear out reserved bits and M */
  639. andc r1,r3,r1 /* PP = user? (rw&dirty? 2: 3): 0 */
  640. mtspr RPA,r1
  641. mfspr r3,DMISS
  642. tlbld r3
  643. mfspr r3,SRR1 /* Need to restore CR0 */
  644. mtcrf 0x80,r3
  645. rfi
  646. DataAddressInvalid:
  647. mfspr r3,SRR1
  648. rlwinm r1,r3,9,6,6 /* Get load/store bit */
  649. addis r1,r1,0x2000
  650. mtspr DSISR,r1
  651. mtctr r0 /* Restore CTR */
  652. andi. r2,r3,0xFFFF /* Clear upper bits of SRR1 */
  653. mtspr SRR1,r2
  654. mfspr r1,DMISS /* Get failing address */
  655. rlwinm. r2,r2,0,31,31 /* Check for little endian access */
  656. beq 20f /* Jump if big endian */
  657. xori r1,r1,3
  658. 20: mtspr DAR,r1 /* Set fault address */
  659. mfmsr r0 /* Restore "normal" registers */
  660. xoris r0,r0,MSR_TGPR>>16
  661. mtcrf 0x80,r3 /* Restore CR0 */
  662. mtmsr r0
  663. b DataAccess
  665. /*
  666.  * Handle TLB miss for DATA Store on 603/603e
  667.  */
  668. . = 0x1200
  669. DataStoreTLBMiss:
  670. /*
  671.  * r0: stored ctr
  672.  * r1: linux style pte ( later becomes ppc hardware pte )
  673.  * r2: ptr to linux-style pte
  674.  * r3: scratch
  675.  */
  676. mfctr r0
  677. /* Get PTE (linux-style) and check access */
  678. mfspr r3,DMISS
  679. lis r1,KERNELBASE@h /* check if kernel address */
  680. cmplw 0,r3,r1
  681. mfspr r2,SPRG3
  682. li r1,_PAGE_RW|_PAGE_USER|_PAGE_PRESENT /* access flags */
  683. lwz r2,PGDIR(r2)
  684. blt+ 112f
  685. lis r2,swapper_pg_dir@ha /* if kernel address, use */
  686. addi r2,r2,swapper_pg_dir@l /* kernel page table */
  687. mfspr r1,SRR1 /* and MSR_PR bit from SRR1 */
  688. rlwinm r1,r1,32-12,29,29 /* shift MSR_PR to _PAGE_USER posn */
  689. 112: tophys(r2,r2)
  690. rlwimi r2,r3,12,20,29 /* insert top 10 bits of address */
  691. lwz r2,0(r2) /* get pmd entry */
  692. rlwinm. r2,r2,0,0,19 /* extract address of pte page */
  693. beq- DataAddressInvalid /* return if no mapping */
  694. tophys(r2,r2)
  695. rlwimi r2,r3,22,20,29 /* insert next 10 bits of address */
  696. lwz r3,0(r2) /* get linux-style pte */
  697. andc. r1,r1,r3 /* check access & ~permission */
  698. bne- DataAddressInvalid /* return if access not permitted */
  699. ori r3,r3,_PAGE_ACCESSED|_PAGE_DIRTY
  700. /*
  701.  * NOTE! We are assuming this is not an SMP system, otherwise
  702.  * we would need to update the pte atomically with lwarx/stwcx.
  703.  */
  704. stw r3,0(r2) /* update PTE (accessed/dirty bits) */
  705. /* Convert linux-style PTE to low word of PPC-style PTE */
  706. rlwimi r3,r3,32-1,30,30 /* _PAGE_USER -> PP msb */
  707. li r1,0xe15 /* clear out reserved bits and M */
  708. andc r1,r3,r1 /* PP = user? 2: 0 */
  709. mtspr RPA,r1
  710. mfspr r3,DMISS
  711. tlbld r3
  712. mfspr r3,SRR1 /* Need to restore CR0 */
  713. mtcrf 0x80,r3
  714. rfi
  716. STD_EXCEPTION(0x1300, Trap_13, InstructionBreakpoint)
  717. STD_EXCEPTION(0x1400, SMI, SMIException)
  718. STD_EXCEPTION(0x1500, Trap_15, UnknownException)
  719. STD_EXCEPTION(0x1600, Trap_16, UnknownException)
  720. STD_EXCEPTION(0x1700, Trap_17, TAUException)
  721. STD_EXCEPTION(0x1800, Trap_18, UnknownException)
  722. STD_EXCEPTION(0x1900, Trap_19, UnknownException)
  723. STD_EXCEPTION(0x1a00, Trap_1a, UnknownException)
  724. STD_EXCEPTION(0x1b00, Trap_1b, UnknownException)
  725. STD_EXCEPTION(0x1c00, Trap_1c, UnknownException)
  726. STD_EXCEPTION(0x1d00, Trap_1d, UnknownException)
  727. STD_EXCEPTION(0x1e00, Trap_1e, UnknownException)
  728. STD_EXCEPTION(0x1f00, Trap_1f, UnknownException)
  729. STD_EXCEPTION(0x2000, RunMode, RunModeException)
  730. STD_EXCEPTION(0x2100, Trap_21, UnknownException)
  731. STD_EXCEPTION(0x2200, Trap_22, UnknownException)
  732. STD_EXCEPTION(0x2300, Trap_23, UnknownException)
  733. STD_EXCEPTION(0x2400, Trap_24, UnknownException)
  734. STD_EXCEPTION(0x2500, Trap_25, UnknownException)
  735. STD_EXCEPTION(0x2600, Trap_26, UnknownException)
  736. STD_EXCEPTION(0x2700, Trap_27, UnknownException)
  737. STD_EXCEPTION(0x2800, Trap_28, UnknownException)
  738. STD_EXCEPTION(0x2900, Trap_29, UnknownException)
  739. STD_EXCEPTION(0x2a00, Trap_2a, UnknownException)
  740. STD_EXCEPTION(0x2b00, Trap_2b, UnknownException)
  741. STD_EXCEPTION(0x2c00, Trap_2c, UnknownException)
  742. STD_EXCEPTION(0x2d00, Trap_2d, UnknownException)
  743. STD_EXCEPTION(0x2e00, Trap_2e, UnknownException)
  744. STD_EXCEPTION(0x2f00, Trap_2f, UnknownException)
  746. . = 0x3000
  748. #ifdef CONFIG_ALTIVEC
  749. AltiVecUnavailable:
  750. EXCEPTION_PROLOG
  751. bne load_up_altivec /* if from user, just load it up */
  752. li r20,MSR_KERNEL
  753. bl transfer_to_handler /* if from kernel, take a trap */
  754. .long KernelAltiVec
  755. .long ret_from_except
  756. #endif /* CONFIG_ALTIVEC */
  758. #ifdef CONFIG_PPC64BRIDGE
  759. DataAccess:
  760. EXCEPTION_PROLOG
  761. b DataAccessCont
  762. InstructionAccess:
  763. EXCEPTION_PROLOG
  764. b InstructionAccessCont
  765. DataSegment:
  766. EXCEPTION_PROLOG
  767. b DataSegmentCont
  768. InstructionSegment:
  769. EXCEPTION_PROLOG
  770. b InstructionSegmentCont
  771. #endif /* CONFIG_PPC64BRIDGE */
  773. /*
  774.  * This code finishes saving the registers to the exception frame
  775.  * and jumps to the appropriate handler for the exception, turning
  776.  * on address translation.
  777.  */
  778. .globl transfer_to_handler
  779. transfer_to_handler:
  780. stw r22,_NIP(r21)
  781. stw r23,_MSR(r21)
  782. SAVE_4GPRS(8, r21)
  783. SAVE_8GPRS(12, r21)
  784. SAVE_8GPRS(24, r21)
  785. andi. r23,r23,MSR_PR
  786. mfspr r23,SPRG3 /* if from user, fix up THREAD.regs */
  787. addi r2,r23,-THREAD /* set r2 to current */
  788. beq 2f
  789. addi r24,r1,STACK_FRAME_OVERHEAD
  790. stw r24,PT_REGS(r23)
  791. #ifdef CONFIG_ALTIVEC
  792. BEGIN_FTR_SECTION
  793. mfspr r22,SPRN_VRSAVE /* if G4, save vrsave register value */
  794. stw r22,THREAD_VRSAVE(r23)
  795. END_FTR_SECTION_IFSET(CPU_FTR_ALTIVEC)
  796. #endif /* CONFIG_ALTIVEC */
  797. .globl transfer_to_handler_cont
  798. transfer_to_handler_cont:
  799. tovirt(r2,r2)
  800. mflr r23
  801. andi. r24,r23,0x3f00 /* get vector offset */
  802. stw r24,TRAP(r21)
  803. li r22,0
  804. stw r22,RESULT(r21)
  805. mtspr SPRG2,r22 /* r1 is now kernel sp */
  806. addi r24,r2,TASK_STRUCT_SIZE /* check for kernel stack overflow */
  807. cmplw 0,r1,r2
  808. cmplw 1,r1,r24
  809. crand 1,1,4
  810. bgt- stack_ovf /* if r2 < r1 < r2+TASK_STRUCT_SIZE */
  811. lwz r24,0(r23) /* virtual address of handler */
  812. lwz r23,4(r23) /* where to go when done */
  813. FIX_SRR1(r20,r22)
  814. mtspr SRR0,r24
  815. mtspr SRR1,r20
  816. mtlr r23
  817. SYNC
  818. RFI /* jump to handler, enable MMU */
  819. 2:
  820. /* Out of line case when returning to kernel,
  821.  * check return from power_save_6xx
  822.  */
  823. #ifdef CONFIG_6xx
  825. mfspr r24,SPRN_HID0
  826. mtcr r24
  827. BEGIN_FTR_SECTION
  828. bt- 8,power_save_6xx_restore /* Check DOZE */
  829. END_FTR_SECTION_IFSET(CPU_FTR_CAN_DOZE)
  830. BEGIN_FTR_SECTION
  831. bt- 9,power_save_6xx_restore /* Check NAP */
  832. END_FTR_SECTION_IFSET(CPU_FTR_CAN_NAP)
  833. b transfer_to_handler_cont
  835. #endif /* CONFIG_6xx */
  837. /*
  838.  * On kernel stack overflow, load up an initial stack pointer
  839.  * and call StackOverflow(regs), which should not return.
  840.  */
  841. stack_ovf:
  842. addi r3,r1,STACK_FRAME_OVERHEAD
  843. lis r1,init_task_union@ha
  844. addi r1,r1,init_task_union@l
  845. addi r1,r1,TASK_UNION_SIZE-STACK_FRAME_OVERHEAD
  846. lis r24,StackOverflow@ha
  847. addi r24,r24,StackOverflow@l
  848. li r20,MSR_KERNEL
  849. FIX_SRR1(r20,r22)
  850. mtspr SRR0,r24
  851. mtspr SRR1,r20
  852. SYNC
  853. RFI
  855. /*
  856.  * Disable FP for the task which had the FPU previously,
  857.  * and save its floating-point registers in its thread_struct.
  858.  * Enables the FPU for use in the kernel on return.
  859.  * On SMP we know the fpu is free, since we give it up every
  860.  * switch.  -- Cort
  861.  */
  862. load_up_fpu:
  863. mfmsr r5
  864. ori r5,r5,MSR_FP
  865. #ifdef CONFIG_PPC64BRIDGE
  866. clrldi r5,r5,1 /* turn off 64-bit mode */
  867. #endif /* CONFIG_PPC64BRIDGE */
  868. SYNC
  869. MTMSRD(r5) /* enable use of fpu now */
  870. isync
  871. /*
  872.  * For SMP, we don't do lazy FPU switching because it just gets too
  873.  * horrendously complex, especially when a task switches from one CPU
  874.  * to another.  Instead we call giveup_fpu in switch_to.
  875.  */
  876. #ifndef CONFIG_SMP
  877. lis r6,0                    /* get __pa constant */
  878. tophys(r6,r6)
  879. addis r3,r6,last_task_used_math@ha
  880. lwz r4,last_task_used_math@l(r3)
  881. cmpi 0,r4,0
  882. beq 1f
  883. add r4,r4,r6
  884. addi r4,r4,THREAD         /* want THREAD of last_task_used_math */
  885. SAVE_32FPRS(0, r4)
  886. mffs fr0
  887. stfd fr0,THREAD_FPSCR-4(r4)
  888. lwz r5,PT_REGS(r4)
  889. add r5,r5,r6
  890. lwz r4,_MSR-STACK_FRAME_OVERHEAD(r5)
  891. li r20,MSR_FP|MSR_FE0|MSR_FE1
  892. andc r4,r4,r20 /* disable FP for previous task */
  893. stw r4,_MSR-STACK_FRAME_OVERHEAD(r5)
  894. 1:
  895. #endif /* CONFIG_SMP */
  896. /* enable use of FP after return */
  897. ori r23,r23,MSR_FP|MSR_FE0|MSR_FE1
  898. mfspr r5,SPRG3 /* current task's THREAD (phys) */
  899. lfd fr0,THREAD_FPSCR-4(r5)
  900. mtfsf 0xff,fr0
  901. REST_32FPRS(0, r5)
  902. #ifndef CONFIG_SMP
  903. subi r4,r5,THREAD
  904. sub r4,r4,r6
  905. stw r4,last_task_used_math@l(r3)
  906. #endif /* CONFIG_SMP */
  907. /* restore registers and return */
  908. lwz r3,_CCR(r21)
  909. lwz r4,_LINK(r21)
  910. mtcrf 0xff,r3
  911. mtlr r4
  912. REST_GPR(1, r21)
  913. REST_4GPRS(3, r21)
  914. /* we haven't used ctr or xer */
  915. mtspr SRR1,r23
  916. mtspr SRR0,r22
  917. REST_GPR(20, r21)
  918. REST_2GPRS(22, r21)
  919. lwz r21,GPR21(r21)
  920. SYNC
  921. RFI
  923. /*
  924.  * FP unavailable trap from kernel - print a message, but let
  925.  * the task use FP in the kernel until it returns to user mode.
  926.  */
  927. KernelFP:
  928. lwz r3,_MSR(r1)
  929. ori r3,r3,MSR_FP
  930. stw r3,_MSR(r1) /* enable use of FP after return */
  931. lis r3,86f@h
  932. ori r3,r3,86f@l
  933. mr r4,r2 /* current */
  934. lwz r5,_NIP(r1)
  935. bl printk
  936. b ret_from_except
  937. 86: .string "floating point used in kernel (task=%p, pc=%x)n"
  938. .align 4
  940. #ifdef CONFIG_ALTIVEC
  941. /* Note that the AltiVec support is closely modeled after the FP
  942.  * support.  Changes to one are likely to be applicable to the
  943.  * other!  */
  944. load_up_altivec:
  945. /*
  946.  * Disable AltiVec for the task which had AltiVec previously,
  947.  * and save its AltiVec registers in its thread_struct.
  948.  * Enables AltiVec for use in the kernel on return.
  949.  * On SMP we know the AltiVec units are free, since we give it up every
  950.  * switch.  -- Kumar
  951.  */
  952. mfmsr r5
  953. oris r5,r5,MSR_VEC@h
  954. mtmsr r5 /* enable use of AltiVec now */
  955. isync
  956. /*
  957.  * For SMP, we don't do lazy AltiVec switching because it just gets too
  958.  * horrendously complex, especially when a task switches from one CPU
  959.  * to another.  Instead we call giveup_altivec in switch_to.
  960.  */
  961. #ifndef CONFIG_SMP
  962. #ifndef CONFIG_APUS
  963. lis r6,-KERNELBASE@h
  964. #else
  965. lis r6,CYBERBASEp@h
  966. lwz r6,0(r6)
  967. #endif
  968. addis r3,r6,last_task_used_altivec@ha
  969. lwz r4,last_task_used_altivec@l(r3)
  970. cmpi 0,r4,0
  971. beq 1f
  972. add r4,r4,r6
  973. addi r4,r4,THREAD /* want THREAD of last_task_used_altivec */
  974. SAVE_32VR(0,r20,r4)
  975. MFVSCR(vr0)
  976. li r20,THREAD_VSCR
  977. STVX(vr0,r20,r4)
  978. lwz r5,PT_REGS(r4)
  979. add r5,r5,r6
  980. lwz r4,_MSR-STACK_FRAME_OVERHEAD(r5)
  981. lis r20,MSR_VEC@h
  982. andc r4,r4,r20 /* disable altivec for previous task */
  983. stw r4,_MSR-STACK_FRAME_OVERHEAD(r5)
  984. 1:
  985. #endif /* CONFIG_SMP */
  986. /* enable use of AltiVec after return */
  987. oris r23,r23,MSR_VEC@h
  988. mfspr r5,SPRG3 /* current task's THREAD (phys) */
  989. li r20,THREAD_VSCR
  990. LVX(vr0,r20,r5)
  991. MTVSCR(vr0)
  992. REST_32VR(0,r20,r5)
  993. #ifndef CONFIG_SMP
  994. subi r4,r5,THREAD
  995. sub r4,r4,r6
  996. stw r4,last_task_used_altivec@l(r3)
  997. #endif /* CONFIG_SMP */
  998. /* restore registers and return */
  999. lwz r3,_CCR(r21)
  1000. lwz r4,_LINK(r21)
  1001. mtcrf 0xff,r3
  1002. mtlr r4
  1003. REST_GPR(1, r21)
  1004. REST_4GPRS(3, r21)
  1005. /* we haven't used ctr or xer */
  1006. mtspr SRR1,r23
  1007. mtspr SRR0,r22
  1008. REST_GPR(20, r21)
  1009. REST_2GPRS(22, r21)
  1010. lwz r21,GPR21(r21)
  1011. SYNC
  1012. RFI
  1014. /*
  1015.  * AltiVec unavailable trap from kernel - print a message, but let
  1016.  * the task use AltiVec in the kernel until it returns to user mode.
  1017.  */
  1018. KernelAltiVec:
  1019. lwz r3,_MSR(r1)
  1020. oris r3,r3,MSR_VEC@h
  1021. stw r3,_MSR(r1) /* enable use of AltiVec after return */
  1022. lis r3,87f@h
  1023. ori r3,r3,87f@l
  1024. mr r4,r2 /* current */
  1025. lwz r5,_NIP(r1)
  1026. bl printk
  1027. b ret_from_except
  1028. 87: .string "AltiVec used in kernel  (task=%p, pc=%x)  n"
  1029. .align 4
  1031. /*
  1032.  * giveup_altivec(tsk)
  1033.  * Disable AltiVec for the task given as the argument,
  1034.  * and save the AltiVec registers in its thread_struct.
  1035.  * Enables AltiVec for use in the kernel on return.
  1036.  */
  1038. .globl giveup_altivec
  1039. giveup_altivec:
  1040. mfmsr r5
  1041. oris r5,r5,MSR_VEC@h
  1042. SYNC
  1043. mtmsr r5 /* enable use of AltiVec now */
  1044. isync
  1045. cmpi 0,r3,0
  1046. beqlr- /* if no previous owner, done */
  1047. addi r3,r3,THREAD /* want THREAD of task */
  1048. lwz r5,PT_REGS(r3)
  1049. cmpi 0,r5,0
  1050. SAVE_32VR(0, r4, r3)
  1051. MFVSCR(vr0)
  1052. li r4,THREAD_VSCR
  1053. STVX(vr0, r4, r3)
  1054. beq 1f
  1055. lwz r4,_MSR-STACK_FRAME_OVERHEAD(r5)
  1056. lis r3,MSR_VEC@h
  1057. andc r4,r4,r3 /* disable AltiVec for previous task */
  1058. stw r4,_MSR-STACK_FRAME_OVERHEAD(r5)
  1059. 1:
  1060. #ifndef CONFIG_SMP
  1061. li r5,0
  1062. lis r4,last_task_used_altivec@ha
  1063. stw r5,last_task_used_altivec@l(r4)
  1064. #endif /* CONFIG_SMP */
  1065. blr
  1066. #endif /* CONFIG_ALTIVEC */
  1068. /*
  1069.  * giveup_fpu(tsk)
  1070.  * Disable FP for the task given as the argument,
  1071.  * and save the floating-point registers in its thread_struct.
  1072.  * Enables the FPU for use in the kernel on return.
  1073.  */
  1074. .globl giveup_fpu
  1075. giveup_fpu:
  1076. mfmsr r5
  1077. ori r5,r5,MSR_FP
  1078. SYNC
  1079. mtmsr r5 /* enable use of fpu now */
  1080. SYNC
  1081. isync
  1082. cmpi 0,r3,0
  1083. beqlr- /* if no previous owner, done */
  1084. addi r3,r3,THREAD         /* want THREAD of task */
  1085. lwz r5,PT_REGS(r3)
  1086. cmpi 0,r5,0
  1087. SAVE_32FPRS(0, r3)
  1088. mffs fr0
  1089. stfd fr0,THREAD_FPSCR-4(r3)
  1090. beq 1f
  1091. lwz r4,_MSR-STACK_FRAME_OVERHEAD(r5)
  1092. li r3,MSR_FP|MSR_FE0|MSR_FE1
  1093. andc r4,r4,r3 /* disable FP for previous task */
  1094. stw r4,_MSR-STACK_FRAME_OVERHEAD(r5)
  1095. 1:
  1096. #ifndef CONFIG_SMP
  1097. li r5,0
  1098. lis r4,last_task_used_math@ha
  1099. stw r5,last_task_used_math@l(r4)
  1100. #endif /* CONFIG_SMP */
  1101. blr
  1103. /*
  1104.  * This code is jumped to from the startup code to copy
  1105.  * the kernel image to physical address 0.
  1106.  */
  1107. relocate_kernel:
  1108. addis r9,r26,klimit@ha /* fetch klimit */
  1109. lwz r25,klimit@l(r9)
  1110. addis r25,r25,-KERNELBASE@h
  1111. li r3,0 /* Destination base address */
  1112. li r6,0 /* Destination offset */
  1113. li r5,0x4000 /* # bytes of memory to copy */
  1114. bl copy_and_flush /* copy the first 0x4000 bytes */
  1115. addi r0,r3,4f@l /* jump to the address of 4f */
  1116. mtctr r0 /* in copy and do the rest. */
  1117. bctr /* jump to the copy */
  1118. 4: mr r5,r25
  1119. bl copy_and_flush /* copy the rest */
  1120. b turn_on_mmu
  1122. /*
  1123.  * Copy routine used to copy the kernel to start at physical address 0
  1124.  * and flush and invalidate the caches as needed.
  1125.  * r3 = dest addr, r4 = source addr, r5 = copy limit, r6 = start offset
  1126.  * on exit, r3, r4, r5 are unchanged, r6 is updated to be >= r5.
  1127.  */
  1128. copy_and_flush:
  1129. addi r5,r5,-4
  1130. addi r6,r6,-4
  1131. 4: li r0,L1_CACHE_LINE_SIZE/4
  1132. mtctr r0
  1133. 3: addi r6,r6,4 /* copy a cache line */
  1134. lwzx r0,r6,r4
  1135. stwx r0,r6,r3
  1136. bdnz 3b
  1137. dcbst r6,r3 /* write it to memory */
  1138. sync
  1139. icbi r6,r3 /* flush the icache line */
  1140. cmplw 0,r6,r5
  1141. blt 4b
  1142. sync /* additional sync needed on g4 */
  1143. isync
  1144. addi r5,r5,4
  1145. addi r6,r6,4
  1146. blr
  1148. #ifdef CONFIG_APUS
  1149. /*
  1150.  * On APUS the physical base address of the kernel is not known at compile
  1151.  * time, which means the __pa/__va constants used are incorrect. In the
  1152.  * __init section is recorded the virtual addresses of instructions using
  1153.  * these constants, so all that has to be done is fix these before
  1154.  * continuing the kernel boot.
  1155.  *
  1156.  * r4 = The physical address of the kernel base.
  1157.  */
  1158. fix_mem_constants:
  1159. mr r10,r4
  1160. addis r10,r10,-KERNELBASE@h    /* virt_to_phys constant */
  1161. neg r11,r10                  /* phys_to_virt constant */
  1163. lis r12,__vtop_table_begin@h
  1164. ori r12,r12,__vtop_table_begin@l
  1165. add r12,r12,r10          /* table begin phys address */
  1166. lis r13,__vtop_table_end@h
  1167. ori r13,r13,__vtop_table_end@l
  1168. add r13,r13,r10          /* table end phys address */
  1169. subi r12,r12,4
  1170. subi r13,r13,4
  1171. 1: lwzu r14,4(r12)               /* virt address of instruction */
  1172. add     r14,r14,r10              /* phys address of instruction */
  1173. lwz     r15,0(r14)               /* instruction, now insert top */
  1174. rlwimi  r15,r10,16,16,31         /* half of vp const in low half */
  1175. stw r15,0(r14)               /* of instruction and restore. */
  1176. dcbst r0,r14  /* write it to memory */
  1177. sync
  1178. icbi r0,r14  /* flush the icache line */
  1179. cmpw r12,r13
  1180. bne     1b
  1181. sync /* additional sync needed on g4 */
  1182. isync
  1184. /*
  1185.  * Map the memory where the exception handlers will
  1186.  * be copied to when hash constants have been patched.  
  1187.  */
  1188. #ifdef CONFIG_APUS_FAST_EXCEPT
  1189. lis r8,0xfff0
  1190. #else
  1191. lis r8,0
  1192. #endif
  1193. ori r8,r8,0x2 /* 128KB, supervisor */
  1194. mtspr DBAT3U,r8
  1195. mtspr DBAT3L,r8
  1197. lis r12,__ptov_table_begin@h
  1198. ori r12,r12,__ptov_table_begin@l
  1199. add r12,r12,r10          /* table begin phys address */
  1200. lis r13,__ptov_table_end@h
  1201. ori r13,r13,__ptov_table_end@l
  1202. add r13,r13,r10          /* table end phys address */
  1203. subi r12,r12,4
  1204. subi r13,r13,4
  1205. 1: lwzu r14,4(r12)               /* virt address of instruction */
  1206. add     r14,r14,r10              /* phys address of instruction */
  1207. lwz     r15,0(r14)               /* instruction, now insert top */
  1208. rlwimi  r15,r11,16,16,31         /* half of pv const in low half*/
  1209. stw r15,0(r14)               /* of instruction and restore. */
  1210. dcbst r0,r14  /* write it to memory */
  1211. sync
  1212. icbi r0,r14  /* flush the icache line */
  1213. cmpw r12,r13
  1214. bne     1b
  1216. sync /* additional sync needed on g4 */
  1217. isync /* No speculative loading until now */
  1218. blr
  1220. /***********************************************************************
  1221.  *  Please note that on APUS the exception handlers are located at the
  1222.  *  physical address 0xfff0000. For this reason, the exception handlers
  1223.  *  cannot use relative branches to access the code below.
  1224.  ***********************************************************************/
  1225. #endif /* CONFIG_APUS */
  1227. #ifdef CONFIG_SMP
  1228. #ifdef CONFIG_GEMINI
  1229. .globl __secondary_start_gemini
  1230. __secondary_start_gemini:
  1231.         mfspr   r4,HID0
  1232.         ori     r4,r4,HID0_ICFI
  1233.         li      r3,0
  1234.         ori     r3,r3,HID0_ICE
  1235.         andc    r4,r4,r3
  1236.         mtspr   HID0,r4
  1237.         sync
  1238.         bl      prom_init
  1239.         b       __secondary_start
  1240. #endif /* CONFIG_GEMINI */
  1241. .globl __secondary_start_psurge
  1242. __secondary_start_psurge:
  1243. li r24,1 /* cpu # */
  1244. b __secondary_start_psurge99
  1245. .globl __secondary_start_psurge2
  1246. __secondary_start_psurge2:
  1247. li r24,2 /* cpu # */
  1248. b __secondary_start_psurge99
  1249. .globl __secondary_start_psurge3
  1250. __secondary_start_psurge3:
  1251. li r24,3 /* cpu # */
  1252. b __secondary_start_psurge99
  1253. __secondary_start_psurge99:
  1254. /* we come in here with IR=0 and DR=1, and DBAT 0
  1255.    set to map the 0xf0000000 - 0xffffffff region */
  1256. mfmsr r0
  1257. rlwinm r0,r0,0,28,26 /* clear DR (0x10) */
  1258. SYNC
  1259. mtmsr r0
  1260. isync
  1262. .globl __secondary_start
  1263. __secondary_start:
  1264. #ifdef CONFIG_PPC64BRIDGE
  1265. mfmsr r0
  1266. clrldi r0,r0,1 /* make sure it's in 32-bit mode */
  1267. SYNC
  1268. MTMSRD(r0)
  1269. isync
  1270. #endif
  1272. lis r3,-KERNELBASE@h
  1273. mr r4,r24
  1274. bl identify_cpu
  1275. bl call_setup_cpu /* Call setup_cpu for this CPU */
  1276. #ifdef CONFIG_6xx
  1277. lis r3,-KERNELBASE@h
  1278. bl init_idle_6xx
  1279. #endif /* CONFIG_6xx */
  1281. /* get current */
  1282. lis r2,current_set@h
  1283. ori r2,r2,current_set@l
  1284. tophys(r2,r2)
  1285. slwi r24,r24,2 /* get current_set[cpu#] */
  1286. lwzx r2,r2,r24
  1288. /* stack */
  1289. addi r1,r2,TASK_UNION_SIZE-STACK_FRAME_OVERHEAD
  1290. li r0,0
  1291. tophys(r3,r1)
  1292. stw r0,0(r3)
  1294. /* load up the MMU */
  1295. bl load_up_mmu
  1297. /* ptr to phys current thread */
  1298. tophys(r4,r2)
  1299. addi r4,r4,THREAD /* phys address of our thread_struct */
  1300. CLR_TOP32(r4)
  1301. mtspr SPRG3,r4
  1302. li r3,0
  1303. mtspr SPRG2,r3 /* 0 => r1 has kernel sp */
  1304. stw r3,PT_REGS(r4) /* set thread.regs to 0 for kernel thread */
  1306. /* enable MMU and jump to start_secondary */
  1307. li r4,MSR_KERNEL
  1308. lis r3,start_secondary@h
  1309. ori r3,r3,start_secondary@l
  1310. mtspr SRR0,r3
  1311. mtspr SRR1,r4
  1312. SYNC
  1313. RFI
  1314. #endif /* CONFIG_SMP */
  1316. /*
  1317.  * Enable caches and 604-specific features if necessary.
  1318.  */
  1319. _GLOBAL(__setup_cpu_601)
  1320. blr
  1321. _GLOBAL(__setup_cpu_603)
  1322. b setup_common_caches
  1323. _GLOBAL(__setup_cpu_604)
  1324. mflr r4
  1325. bl setup_common_caches
  1326. bl setup_604_hid0
  1327. mtlr r4
  1328. blr
  1329. _GLOBAL(__setup_cpu_750)
  1330. mflr r4
  1331. bl setup_common_caches
  1332. bl setup_750_7400_hid0
  1333. mtlr r4
  1334. blr
  1335. _GLOBAL(__setup_cpu_750cx)
  1336. mflr r4
  1337. bl setup_common_caches
  1338. bl setup_750_7400_hid0
  1339. bl setup_750cx
  1340. mtlr r4
  1341. blr
  1342. _GLOBAL(__setup_cpu_750fx)
  1343. mflr r4
  1344. bl setup_common_caches
  1345. bl setup_750_7400_hid0
  1346. bl setup_750fx
  1347. mtlr r4
  1348. blr
  1349. _GLOBAL(__setup_cpu_7400)
  1350. mflr r4
  1351. bl setup_common_caches
  1352. bl setup_750_7400_hid0
  1353. mtlr r4
  1354. blr
  1355. _GLOBAL(__setup_cpu_7410)
  1356. mflr r4
  1357. bl setup_common_caches
  1358. bl setup_750_7400_hid0
  1359. li r3,0
  1360. mtspr SPRN_L2CR2,r3
  1361. mtlr r4
  1362. blr
  1363. _GLOBAL(__setup_cpu_7450)
  1364. mflr r4
  1365. bl setup_common_caches
  1366. bl setup_745x_specifics
  1367. mtlr r4
  1368. blr
  1369. _GLOBAL(__setup_cpu_7455)
  1370. mflr r4
  1371. bl setup_common_caches
  1372. bl setup_745x_specifics
  1373. mtlr r4
  1374. blr
  1375. _GLOBAL(__setup_cpu_power3)
  1376. blr
  1377. _GLOBAL(__setup_cpu_power4)
  1378. blr
  1379. _GLOBAL(__setup_cpu_generic)
  1380. blr
  1382. /* Enable caches for 603's, 604, 750 & 7400 */
  1383. setup_common_caches:
  1384. mfspr r11,HID0
  1385. andi. r0,r11,HID0_DCE
  1386. #ifdef CONFIG_DCACHE_DISABLE
  1387. ori r11,r11,HID0_ICE
  1388. #else
  1389. ori r11,r11,HID0_ICE|HID0_DCE
  1390. #endif
  1391. ori r8,r11,HID0_ICFI
  1392. bne 1f /* don't invalidate the D-cache */
  1393. ori r8,r8,HID0_DCI /* unless it wasn't enabled */
  1394. 1: sync
  1395. mtspr HID0,r8 /* enable and invalidate caches */
  1396. sync
  1397. mtspr HID0,r11 /* enable caches */
  1398. sync
  1399. isync
  1400. blr
  1402. /* 604, 604e, 604ev, ...
  1403.  * Enable superscalar execution & branch history table
  1404.  */
  1405. setup_604_hid0:
  1406. mfspr r11,HID0
  1407. ori r11,r11,HID0_SIED|HID0_BHTE
  1408. ori r8,r11,HID0_BTCD
  1409. sync
  1410. mtspr HID0,r8 /* flush branch target address cache */
  1411. sync /* on 604e/604r */
  1412. mtspr HID0,r11
  1413. sync
  1414. isync
  1415. blr
  1417. /* 740/750/7400/7410
  1418.  * Enable Store Gathering (SGE), Address Brodcast (ABE),
  1419.  * Branch History Table (BHTE), Branch Target ICache (BTIC)
  1420.  * Dynamic Power Management (DPM), Speculative (SPD)
  1421.  * Clear Instruction cache throttling (ICTC)
  1422.  */
  1423. setup_750_7400_hid0:
  1424. mfspr r11,HID0
  1425. ori r11,r11,HID0_SGE | HID0_ABE | HID0_BHTE | HID0_BTIC
  1426. oris r11,r11,HID0_DPM@h /* enable dynamic power mgmt */
  1427. li r3,HID0_SPD
  1428. andc r11,r11,r3 /* clear SPD: enable speculative */
  1429.   li r3,0
  1430.   mtspr ICTC,r3 /* Instruction Cache Throttling off */
  1431. isync
  1432. mtspr HID0,r11
  1433. sync
  1434. isync
  1435. blr
  1437. /* 750cx specific
  1438.  * Looks like we have to disable NAP feature for some PLL settings...
  1439.  * (waiting for confirmation)
  1440.  */
  1441. setup_750cx:
  1442. blr
  1444. /* 750fx specific
  1445.  */
  1446. setup_750fx:
  1447. blr
  1449. /* MPC 745x
  1450.  * Enable Store Gathering (SGE), Branch Folding (FOLD)
  1451.  * Branch History Table (BHTE), Branch Target ICache (BTIC)
  1452.  * Dynamic Power Management (DPM), Speculative (SPD)
  1453.  * Ensure our data cache instructions really operate.
  1454.  * Timebase has to be running or we wouldn't have made it here,
  1455.  * just ensure we don't disable it.
  1456.  * Clear Instruction cache throttling (ICTC)
  1457.  * Enable L2 HW prefetch
  1458.  */
  1459. setup_745x_specifics:
  1460. /* We check for the presence of an L3 cache setup by
  1461.  * the firmware. If any, we disable NAP capability as
  1462.  * it's known to be bogus on rev 2.1 and earlier
  1463.  */
  1464. mfspr r11,SPRN_L3CR
  1465. andis. r11,r11,L3CR_L3E@h
  1466. beq 1f
  1467. lwz r6,CPU_SPEC_FEATURES(r5)
  1468. andi. r0,r6,CPU_FTR_L3_DISABLE_NAP
  1469. beq 1f
  1470. li r7,CPU_FTR_CAN_NAP
  1471. andc r6,r6,r7
  1472. stw r6,CPU_SPEC_FEATURES(r5)
  1473. 1:
  1474. mfspr r11,HID0
  1476. /* All of the bits we have to set.....
  1477.  */
  1478. ori r11,r11,HID0_SGE | HID0_FOLD | HID0_BHTE | HID0_BTIC | HID0_LRSTK
  1479. oris r11,r11,HID0_DPM@h /* enable dynamic power mgmt */
  1481. /* All of the bits we have to clear....
  1482.  */
  1483. li r3,HID0_SPD | HID0_NOPDST | HID0_NOPTI
  1484. andc r11,r11,r3 /* clear SPD: enable speculative */
  1485.   li r3,0
  1487.   mtspr ICTC,r3 /* Instruction Cache Throttling off */
  1488. isync
  1489. mtspr HID0,r11
  1490. sync
  1491. isync
  1493. /* Enable L2 HW prefetch
  1494.  */
  1495. mfspr r3,SPRN_MSSCR0
  1496. ori r3,r3,3
  1497. sync
  1498. mtspr SPRN_MSSCR0,r3
  1499. sync
  1500. isync
  1501. blr
  1503. /*
  1504.  * Load stuff into the MMU.  Intended to be called with
  1505.  * IR=0 and DR=0.
  1506.  */
  1507. load_up_mmu:
  1508. /* Load the SDR1 register (hash table base & size) */
  1509. lis r6,_SDR1@ha
  1510. tophys(r6,r6)
  1511. lwz r6,_SDR1@l(r6)
  1512. mtspr SDR1,r6
  1513. #ifdef CONFIG_PPC64BRIDGE
  1514. /* clear the ASR so we only use the pseudo-segment registers. */
  1515. li r6,0
  1516. mtasr r6
  1517. #endif /* CONFIG_PPC64BRIDGE */
  1518. li r0,16 /* load up segment register values */
  1519. mtctr r0 /* for context 0 */
  1520. lis r3,0x2000 /* Ku = 1, VSID = 0 */
  1521. li r4,0
  1522. 3: mtsrin r3,r4
  1523. addi r3,r3,0x111 /* increment VSID */
  1524. addis r4,r4,0x1000 /* address of next segment */
  1525. bdnz 3b
  1526. #ifndef CONFIG_POWER4
  1527. /* Load the BAT registers with the values set up by MMU_init.
  1528.    MMU_init takes care of whether we're on a 601 or not. */
  1529. mfpvr r3
  1530. srwi r3,r3,16
  1531. cmpwi r3,1
  1532. lis r3,BATS@ha
  1533. addi r3,r3,BATS@l
  1534. tophys(r3,r3)
  1535. LOAD_BAT(0,r3,r4,r5)
  1536. LOAD_BAT(1,r3,r4,r5)
  1537. LOAD_BAT(2,r3,r4,r5)
  1538. LOAD_BAT(3,r3,r4,r5)
  1539. #endif /* CONFIG_POWER4 */
  1540. blr
  1542. /*
  1543.  * This is where the main kernel code starts.
  1544.  */
  1545. start_here:
  1546. /* ptr to current */
  1547. lis r2,init_task_union@h
  1548. ori r2,r2,init_task_union@l
  1549. /* Set up for using our exception vectors */
  1550. /* ptr to phys current thread */
  1551. tophys(r4,r2)
  1552. addi r4,r4,THREAD /* init task's THREAD */
  1553. CLR_TOP32(r4)
  1554. mtspr SPRG3,r4
  1555. li r3,0
  1556. mtspr SPRG2,r3 /* 0 => r1 has kernel sp */
  1558. /* stack */
  1559. addi r1,r2,TASK_UNION_SIZE
  1560. li r0,0
  1561. stwu r0,-STACK_FRAME_OVERHEAD(r1)
  1562. /*
  1563.  * Do early bootinfo parsing, platform-specific initialization,
  1564.  * and set up the MMU.
  1565.  */
  1566. mr r3,r31
  1567. mr r4,r30
  1568. mr r5,r29
  1569. mr r6,r28
  1570. mr r7,r27
  1571. bl machine_init
  1572. bl MMU_init
  1574. #ifdef CONFIG_APUS
  1575. /* Copy exception code to exception vector base on APUS. */
  1576. lis r4,KERNELBASE@h
  1577. #ifdef CONFIG_APUS_FAST_EXCEPT
  1578. lis r3,0xfff0 /* Copy to 0xfff00000 */
  1579. #else
  1580. lis r3,0 /* Copy to 0x00000000 */
  1581. #endif
  1582. li r5,0x4000 /* # bytes of memory to copy */
  1583. li r6,0
  1584. bl copy_and_flush /* copy the first 0x4000 bytes */
  1585. #endif  /* CONFIG_APUS */
  1587. /*
  1588.  * Go back to running unmapped so we can load up new values
  1589.  * for SDR1 (hash table pointer) and the segment registers
  1590.  * and change to using our exception vectors.
  1591.  */
  1592. lis r4,2f@h
  1593. ori r4,r4,2f@l
  1594. tophys(r4,r4)
  1595. li r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
  1596. FIX_SRR1(r3,r5)
  1597. mtspr SRR0,r4
  1598. mtspr SRR1,r3
  1599. SYNC
  1600. RFI
  1601. /* Load up the kernel context */
  1602. 2:
  1603. sync /* Force all PTE updates to finish */
  1604. isync
  1605. tlbia /* Clear all TLB entries */
  1606. sync /* wait for tlbia/tlbie to finish */
  1607. TLBSYNC /* ... on all CPUs */
  1609. bl load_up_mmu
  1611. #ifdef CONFIG_BDI_SWITCH
  1612. /* Add helper information for the Abatron bdiGDB debugger.
  1613.  * We do this here because we know the mmu is disabled, and
  1614.  * will be enabled for real in just a few instructions.
  1615.  */
  1616. lis r5, abatron_pteptrs@h
  1617. ori r5, r5, abatron_pteptrs@l
  1618. stw r5, 0xf0(r0) /* This much match your Abatron config */
  1619. lis r6, swapper_pg_dir@h
  1620. ori r6, r6, swapper_pg_dir@l
  1621. tophys(r5, r5)
  1622. stw r6, 0(r5)
  1623. #endif
  1625. /* Now turn on the MMU for real! */
  1626. li r4,MSR_KERNEL
  1627. FIX_SRR1(r4,r5)
  1628. lis r3,start_kernel@h
  1629. ori r3,r3,start_kernel@l
  1630. mtspr SRR0,r3
  1631. mtspr SRR1,r4
  1632. SYNC
  1633. RFI
  1635. /*
  1636.  * Set up the segment registers for a new context.
  1637.  */
  1638. _GLOBAL(set_context)
  1639. mulli r3,r3,897 /* multiply context by skew factor */
  1640. rlwinm r3,r3,4,8,27 /* VSID = (context & 0xfffff) << 4 */
  1641. addis r3,r3,0x6000 /* Set Ks, Ku bits */
  1642. li r0,NUM_USER_SEGMENTS
  1643. mtctr r0
  1645. #ifdef CONFIG_BDI_SWITCH
  1646. /* Context switch the PTE pointer for the Abatron BDI2000.
  1647.  * The PGDIR is passed as second argument.
  1648.  */
  1649. lis r5, KERNELBASE@h
  1650. lwz r5, 0xf0(r5)
  1651. stw r4, 0x4(r5)
  1652. #endif
  1654. li r4,0
  1655. BEGIN_FTR_SECTION
  1656. DSSALL
  1657. sync
  1658. END_FTR_SECTION_IFSET(CPU_FTR_ALTIVEC)
  1659. 3: isync
  1660. #ifdef CONFIG_PPC64BRIDGE
  1661. slbie r4
  1662. #endif /* CONFIG_PPC64BRIDGE */
  1663. mtsrin r3,r4
  1664. addi r3,r3,0x111 /* next VSID */
  1665. rlwinm r3,r3,0,8,3 /* clear out any overflow from VSID field */
  1666. addis r4,r4,0x1000 /* address of next segment */
  1667. bdnz 3b
  1668. sync
  1669. isync
  1670. blr
  1672. /* 
  1673.  * An undocumented "feature" of 604e requires that the v bit
  1674.  * be cleared before changing BAT values.
  1675.  *
  1676.  * Also, newer IBM firmware does not clear bat3 and 4 so
  1677.  * this makes sure it's done.
  1678.  *  -- Cort 
  1679.  */
  1680. clear_bats:
  1681. #if !defined(CONFIG_GEMINI)
  1682. li r20,0
  1683. mfspr r9,PVR
  1684. rlwinm r9,r9,16,16,31 /* r9 = 1 for 601, 4 for 604 */
  1685. cmpwi r9, 1
  1686. beq 1f
  1688. mtspr DBAT0U,r20
  1689. mtspr DBAT0L,r20
  1690. mtspr DBAT1U,r20
  1691. mtspr DBAT1L,r20
  1692. mtspr DBAT2U,r20
  1693. mtspr DBAT2L,r20
  1694. mtspr DBAT3U,r20
  1695. mtspr DBAT3L,r20
  1696. 1:
  1697. mtspr IBAT0U,r20
  1698. mtspr IBAT0L,r20
  1699. mtspr IBAT1U,r20
  1700. mtspr IBAT1L,r20
  1701. mtspr IBAT2U,r20
  1702. mtspr IBAT2L,r20
  1703. mtspr IBAT3U,r20
  1704. mtspr IBAT3L,r20
  1705. #endif /* !defined(CONFIG_GEMINI) */
  1706. blr
  1708. #ifndef CONFIG_GEMINI
  1709. flush_tlbs:
  1710. lis r20, 0x40
  1711. 1: addic. r20, r20, -0x1000
  1712. tlbie r20
  1713. blt 1b
  1714. sync
  1715. blr
  1717. mmu_off:
  1718.   addi r4, r3, __after_mmu_off - _start
  1719. mfmsr r3
  1720. andi. r0,r3,MSR_DR|MSR_IR /* MMU enabled? */
  1721. beqlr
  1722. andc r3,r3,r0
  1723. mtspr SRR0,r4
  1724. mtspr SRR1,r3
  1725. sync
  1726. RFI
  1727. #endif
  1729. #ifndef CONFIG_POWER4
  1730. /*
  1731.  * Use the first pair of BAT registers to map the 1st 16MB
  1732.  * of RAM to KERNELBASE.  From this point on we can't safely
  1733.  * call OF any more.
  1734.  */
  1735. initial_bats:
  1736. lis r11,KERNELBASE@h
  1737. #ifndef CONFIG_PPC64BRIDGE
  1738. mfspr r9,PVR
  1739. rlwinm r9,r9,16,16,31 /* r9 = 1 for 601, 4 for 604 */
  1740. cmpi 0,r9,1
  1741. bne 4f
  1742. ori r11,r11,4 /* set up BAT registers for 601 */
  1743. li r8,0x7f /* valid, block length = 8MB */
  1744. oris r9,r11,0x800000@h /* set up BAT reg for 2nd 8M */
  1745. oris r10,r8,0x800000@h /* set up BAT reg for 2nd 8M */
  1746. mtspr IBAT0U,r11 /* N.B. 601 has valid bit in */
  1747. mtspr IBAT0L,r8 /* lower BAT register */
  1748. mtspr IBAT1U,r9
  1749. mtspr IBAT1L,r10
  1750. isync
  1751. blr
  1752. #endif /* CONFIG_PPC64BRIDGE */
  1754. 4: tophys(r8,r11)
  1755. #ifdef CONFIG_SMP
  1756. ori r8,r8,0x12 /* R/W access, M=1 */
  1757. #else
  1758. ori r8,r8,2 /* R/W access */
  1759. #endif /* CONFIG_SMP */
  1760. #ifdef CONFIG_APUS
  1761. ori r11,r11,BL_8M<<2|0x2 /* set up 8MB BAT registers for 604 */
  1762. #else
  1763. ori r11,r11,BL_256M<<2|0x2 /* set up BAT registers for 604 */
  1764. #endif /* CONFIG_APUS */
  1766. #ifdef CONFIG_PPC64BRIDGE
  1767. /* clear out the high 32 bits in the BAT */
  1768. clrldi r11,r11,32
  1769. clrldi r8,r8,32
  1770. #endif /* CONFIG_PPC64BRIDGE */
  1771. mtspr DBAT0L,r8 /* N.B. 6xx (not 601) have valid */
  1772. mtspr DBAT0U,r11 /* bit in upper BAT register */
  1773. mtspr IBAT0L,r8
  1774. mtspr IBAT0U,r11
  1775. isync
  1776. blr
  1778. #if !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT)
  1779. setup_disp_bat:
  1780. /*
  1781.  * setup the display bat prepared for us in prom.c
  1782.  */
  1783. mflr r8
  1784. bl reloc_offset
  1785. mtlr r8
  1786. addis r8,r3,disp_BAT@ha
  1787. addi r8,r8,disp_BAT@l
  1788. lwz r11,0(r8)
  1789. lwz r8,4(r8)
  1790. mfspr r9,PVR
  1791. rlwinm r9,r9,16,16,31 /* r9 = 1 for 601, 4 for 604 */
  1792. cmpi 0,r9,1
  1793. beq 1f
  1794. mtspr DBAT3L,r8
  1795. mtspr DBAT3U,r11
  1796. blr
  1797. 1: mtspr IBAT3L,r8
  1798. mtspr IBAT3U,r11
  1799. blr
  1801. #endif /* !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT) */
  1802. #endif /* CONFIG_POWER4 */
  1804. #ifdef CONFIG_8260
  1805. /* Jump into the system reset for the rom.
  1806.  * We first disable the MMU, and then jump to the ROM reset address.
  1807.  *
  1808.  * r3 is the board info structure, r4 is the location for starting.
  1809.  * I use this for building a small kernel that can load other kernels,
  1810.  * rather than trying to write or rely on a rom monitor that can tftp load.
  1811.  */
  1812.        .globl  m8260_gorom
  1813. m8260_gorom:
  1814. mfmsr r0
  1815. rlwinm r0,r0,0,17,15 /* clear MSR_EE in r0 */
  1816. sync
  1817. mtmsr r0
  1818. sync
  1819. mfspr r11, HID0
  1820. lis r10, 0
  1821. ori r10,r10,HID0_ICE|HID0_DCE
  1822. andc r11, r11, r10
  1823. mtspr HID0, r11
  1824. isync
  1825. li r5, MSR_
  1826. lis r6,2f@h
  1827. addis r6,r6,-KERNELBASE@h
  1828. ori r6,r6,2f@l
  1829. mtspr SRR0,r6
  1830. mtspr SRR1,r5
  1831. isync
  1832. sync
  1833. rfi
  1834. 2:
  1835. mtlr r4
  1836. blr
  1837. #endif
  1840. /*
  1841.  * We put a few things here that have to be page-aligned.
  1842.  * This stuff goes at the beginning of the data segment,
  1843.  * which is page-aligned.
  1844.  */
  1845. .data
  1846. .globl sdata
  1847. sdata:
  1848. .globl empty_zero_page
  1849. empty_zero_page:
  1850. .space 4096
  1852. .globl swapper_pg_dir
  1853. swapper_pg_dir:
  1854. .space 4096
  1856. /*
  1857.  * This space gets a copy of optional info passed to us by the bootstrap
  1858.  * Used to pass parameters into the kernel like root=/dev/sda1, etc.
  1859.  */
  1860. .globl cmd_line
  1861. cmd_line:
  1862. .space 512
  1864. .globl intercept_table
  1865. intercept_table:
  1866. .long 0, 0, i0x200, i0x300, i0x400, 0, i0x600, i0x700
  1867. .long i0x800, 0, 0, 0, 0, i0xd00, 0, 0
  1868. .long 0, 0, 0, i0x1300, 0, 0, 0, 0
  1869. .long 0, 0, 0, 0, 0, 0, 0, 0
  1870. .long 0, 0, 0, 0, 0, 0, 0, 0
  1871. .long 0, 0, 0, 0, 0, 0, 0, 0
  1873. #ifdef CONFIG_BDI_SWITCH
  1874. /* Room for two PTE pointers, usually the kernel and current user pointers
  1875.  * to their respective root page table.
  1876.  */
  1877. abatron_pteptrs:
  1878. .space 8
  1879. #endif