esp.h
上传用户:jlfgdled
上传日期:2013-04-10
资源大小:33168k
文件大小:21k
源码类别:

Linux/Unix编程

开发平台:

Unix_Linux

  1. /* $Id: esp.h,v 1.28 2000/03/30 01:33:17 davem Exp $
  2.  * esp.h:  Defines and structures for the Sparc ESP (Enhanced SCSI
  3.  *         Processor) driver under Linux.
  4.  *
  5.  * Copyright (C) 1995 David S. Miller (davem@caip.rutgers.edu)
  6.  */
  7. #ifndef _SPARC_ESP_H
  8. #define _SPARC_ESP_H
  9. #include <linux/config.h>
  10. /* For dvma controller register definitions. */
  11. #include <asm/dma.h>
  12. /* The ESP SCSI controllers have their register sets in three
  13.  * "classes":
  14.  *
  15.  * 1) Registers which are both read and write.
  16.  * 2) Registers which are read only.
  17.  * 3) Registers which are write only.
  18.  *
  19.  * Yet, they all live within the same IO space.
  20.  */
  21. /* All the ESP registers are one byte each and are accessed longwords
  22.  * apart with a big-endian ordering to the bytes.
  23.  */
  24. /* Access    Description              Offset */
  25. #define ESP_TCLOW 0x00UL /* rw  Low bits of the transfer count 0x00   */
  26. #define ESP_TCMED 0x04UL /* rw  Mid bits of the transfer count 0x04   */
  27. #define ESP_FDATA 0x08UL /* rw  FIFO data bits                 0x08   */
  28. #define ESP_CMD 0x0cUL /* rw  SCSI command bits              0x0c   */
  29. #define ESP_STATUS 0x10UL /* ro  ESP status register            0x10   */
  30. #define ESP_BUSID ESP_STATUS /* wo  Bus ID for select/reselect     0x10   */
  31. #define ESP_INTRPT 0x14UL /* ro  Kind of interrupt              0x14   */
  32. #define ESP_TIMEO ESP_INTRPT /* wo  Timeout value for select/resel 0x14   */
  33. #define ESP_SSTEP 0x18UL /* ro  Sequence step register         0x18   */
  34. #define ESP_STP ESP_SSTEP /* wo  Transfer period per sync       0x18   */
  35. #define ESP_FFLAGS 0x1cUL /* ro  Bits of current FIFO info      0x1c   */
  36. #define ESP_SOFF ESP_FFLAGS /* wo  Sync offset                    0x1c   */
  37. #define ESP_CFG1 0x20UL /* rw  First configuration register   0x20   */
  38. #define ESP_CFACT 0x24UL /* wo  Clock conversion factor        0x24   */
  39. #define ESP_STATUS2 ESP_CFACT /* ro  HME status2 register           0x24   */
  40. #define ESP_CTEST 0x28UL /* wo  Chip test register             0x28   */
  41. #define ESP_CFG2 0x2cUL /* rw  Second configuration register  0x2c   */
  42. #define ESP_CFG3 0x30UL /* rw  Third configuration register   0x30   */
  43. #define ESP_TCHI 0x38UL /* rw  High bits of transfer count    0x38   */
  44. #define ESP_UID ESP_TCHI /* ro  Unique ID code                 0x38   */
  45. #define FAS_RLO ESP_TCHI /* rw  HME extended counter           0x38   */
  46. #define ESP_FGRND 0x3cUL /* rw  Data base for fifo             0x3c   */
  47. #define FAS_RHI ESP_FGRND /* rw  HME extended counter           0x3c   */
  48. #define ESP_REG_SIZE 0x40UL
  49. /* Various revisions of the ESP board. */
  50. enum esp_rev {
  51. esp100     = 0x00,  /* NCR53C90 - very broken */
  52. esp100a    = 0x01,  /* NCR53C90A */
  53. esp236     = 0x02,
  54. fas236     = 0x03,
  55. fas100a    = 0x04,
  56. fast       = 0x05,
  57. fashme     = 0x06,
  58. espunknown = 0x07
  59. };
  60. /* We get one of these for each ESP probed. */
  61. struct esp {
  62. spinlock_t lock;
  63. unsigned long eregs; /* ESP controller registers */
  64. unsigned long dregs; /* DMA controller registers */
  65. struct sbus_dma *dma; /* DMA controller sw state */
  66. struct Scsi_Host *ehost; /* Backpointer to SCSI Host */
  67. struct sbus_dev *sdev; /* Pointer to SBus entry */
  68. /* ESP Configuration Registers */
  69. u8 config1; /* Copy of the 1st config register */
  70. u8 config2; /* Copy of the 2nd config register */
  71. u8 config3[16]; /* Copy of the 3rd config register */
  72. /* The current command we are sending to the ESP chip.  This esp_command
  73.  * ptr needs to be mapped in DVMA area so we can send commands and read
  74.  * from the ESP fifo without burning precious CPU cycles.  Programmed I/O
  75.  * sucks when we have the DVMA to do it for us.  The ESP is stupid and will
  76.  * only send out 6, 10, and 12 byte SCSI commands, others we need to send
  77.  * one byte at a time.  esp_slowcmd being set says that we are doing one
  78.  * of the command types ESP doesn't understand, esp_scmdp keeps track of
  79.  * which byte we are sending, esp_scmdleft says how many bytes to go.
  80.  */
  81. volatile u8 *esp_command;    /* Location of command (CPU view)  */
  82. __u32 esp_command_dvma;/* Location of command (DVMA view) */
  83. unsigned char esp_clen;  /* Length of this command */
  84. unsigned char esp_slowcmd;
  85. unsigned char *esp_scmdp;
  86. unsigned char esp_scmdleft;
  87. /* The following are used to determine the cause of an IRQ. Upon every
  88.  * IRQ entry we synchronize these with the hardware registers.
  89.  */
  90. u8 ireg; /* Copy of ESP interrupt register */
  91. u8 sreg; /* Copy of ESP status register */
  92. u8 seqreg; /* Copy of ESP sequence step register */
  93. u8 sreg2; /* Copy of HME status2 register */
  94. /* To save register writes to the ESP, which can be expensive, we
  95.  * keep track of the previous value that various registers had for
  96.  * the last target we connected to.  If they are the same for the
  97.  * current target, we skip the register writes as they are not needed.
  98.  */
  99. u8 prev_soff, prev_stp;
  100. u8 prev_cfg3, __cache_pad;
  101. /* We also keep a cache of the previous FAS/HME DMA CSR register value.  */
  102. u32 prev_hme_dmacsr;
  103. /* The HME is the biggest piece of shit I have ever seen. */
  104. u8 hme_fifo_workaround_buffer[16 * 2];
  105. u8 hme_fifo_workaround_count;
  106. /* For each target we keep track of save/restore data
  107.  * pointer information.  This needs to be updated majorly
  108.  * when we add support for tagged queueing.  -DaveM
  109.  */
  110. struct esp_pointers {
  111. char *saved_ptr;
  112. struct scatterlist *saved_buffer;
  113. int saved_this_residual;
  114. int saved_buffers_residual;
  115. } data_pointers[16] /*XXX [MAX_TAGS_PER_TARGET]*/;
  116. /* Clock periods, frequencies, synchronization, etc. */
  117. unsigned int cfreq; /* Clock frequency in HZ */
  118. unsigned int cfact; /* Clock conversion factor */
  119. unsigned int raw_cfact; /* Raw copy from probing */
  120. unsigned int ccycle; /* One ESP clock cycle */
  121. unsigned int ctick; /* One ESP clock time */
  122. unsigned int radelay; /* FAST chip req/ack delay */
  123. unsigned int neg_defp; /* Default negotiation period */
  124. unsigned int sync_defp; /* Default sync transfer period */
  125. unsigned int max_period; /* longest our period can be */
  126. unsigned int min_period; /* shortest period we can withstand */
  127. struct esp *next; /* Next ESP we probed or NULL */
  128. char prom_name[64]; /* Name of ESP device from prom */
  129. int prom_node; /* Prom node where ESP found */
  130. int esp_id; /* Unique per-ESP ID number */
  131. /* For slow to medium speed input clock rates we shoot for 5mb/s,
  132.  * but for high input clock rates we try to do 10mb/s although I
  133.  * don't think a transfer can even run that fast with an ESP even
  134.  * with DMA2 scatter gather pipelining.
  135.  */
  136. #define SYNC_DEFP_SLOW            0x32   /* 5mb/s  */
  137. #define SYNC_DEFP_FAST            0x19   /* 10mb/s */
  138. unsigned int snip; /* Sync. negotiation in progress */
  139. unsigned int wnip; /* WIDE negotiation in progress */
  140. unsigned int targets_present;/* targets spoken to before */
  141. int current_transfer_size; /* Set at beginning of data dma */
  142. u8 espcmdlog[32]; /* Log of current esp cmds sent. */
  143. u8 espcmdent; /* Current entry in esp cmd log. */
  144. /* Misc. info about this ESP */
  145. enum esp_rev erev; /* ESP revision */
  146. int irq; /* SBus IRQ for this ESP */
  147. int scsi_id; /* Who am I as initiator? */
  148. int scsi_id_mask; /* Bitmask of 'me'. */
  149. int diff; /* Differential SCSI bus? */
  150. int bursts; /* Burst sizes our DVMA supports */
  151. /* Our command queues, only one cmd lives in the current_SC queue. */
  152. Scsi_Cmnd *issue_SC; /* Commands to be issued */
  153. Scsi_Cmnd *current_SC; /* Who is currently working the bus */
  154. Scsi_Cmnd *disconnected_SC;/* Commands disconnected from the bus */
  155. /* Message goo */
  156. u8 cur_msgout[16];
  157. u8 cur_msgin[16];
  158. u8 prevmsgout, prevmsgin;
  159. u8 msgout_len, msgin_len;
  160. u8 msgout_ctr, msgin_ctr;
  161. /* States that we cannot keep in the per cmd structure because they
  162.  * cannot be assosciated with any specific command.
  163.  */
  164. u8 resetting_bus;
  165. };
  166. /* Bitfield meanings for the above registers. */
  167. /* ESP config reg 1, read-write, found on all ESP chips */
  168. #define ESP_CONFIG1_ID        0x07             /* My BUS ID bits */
  169. #define ESP_CONFIG1_CHTEST    0x08             /* Enable ESP chip tests */
  170. #define ESP_CONFIG1_PENABLE   0x10             /* Enable parity checks */
  171. #define ESP_CONFIG1_PARTEST   0x20             /* Parity test mode enabled? */
  172. #define ESP_CONFIG1_SRRDISAB  0x40             /* Disable SCSI reset reports */
  173. #define ESP_CONFIG1_SLCABLE   0x80             /* Enable slow cable mode */
  174. /* ESP config reg 2, read-write, found only on esp100a+esp200+esp236 chips */
  175. #define ESP_CONFIG2_DMAPARITY 0x01             /* enable DMA Parity (200,236) */
  176. #define ESP_CONFIG2_REGPARITY 0x02             /* enable reg Parity (200,236) */
  177. #define ESP_CONFIG2_BADPARITY 0x04             /* Bad parity target abort  */
  178. #define ESP_CONFIG2_SCSI2ENAB 0x08             /* Enable SCSI-2 features (tmode only) */
  179. #define ESP_CONFIG2_HI        0x10             /* High Impedance DREQ ???  */
  180. #define ESP_CONFIG2_HMEFENAB  0x10             /* HME features enable */
  181. #define ESP_CONFIG2_BCM       0x20             /* Enable byte-ctrl (236)   */
  182. #define ESP_CONFIG2_DISPINT   0x20             /* Disable pause irq (hme) */
  183. #define ESP_CONFIG2_FENAB     0x40             /* Enable features (fas100,esp216)      */
  184. #define ESP_CONFIG2_SPL       0x40             /* Enable status-phase latch (esp236)   */
  185. #define ESP_CONFIG2_MKDONE    0x40             /* HME magic feature */
  186. #define ESP_CONFIG2_HME32     0x80             /* HME 32 extended */
  187. #define ESP_CONFIG2_MAGIC     0xe0             /* Invalid bits... */
  188. /* ESP config register 3 read-write, found only esp236+fas236+fas100a+hme chips */
  189. #define ESP_CONFIG3_FCLOCK    0x01             /* FAST SCSI clock rate (esp100a/hme) */
  190. #define ESP_CONFIG3_TEM       0x01             /* Enable thresh-8 mode (esp/fas236)  */
  191. #define ESP_CONFIG3_FAST      0x02             /* Enable FAST SCSI     (esp100a/hme) */
  192. #define ESP_CONFIG3_ADMA      0x02             /* Enable alternate-dma (esp/fas236)  */
  193. #define ESP_CONFIG3_TENB      0x04             /* group2 SCSI2 support (esp100a/hme) */
  194. #define ESP_CONFIG3_SRB       0x04             /* Save residual byte   (esp/fas236)  */
  195. #define ESP_CONFIG3_TMS       0x08             /* Three-byte msg's ok  (esp100a/hme) */
  196. #define ESP_CONFIG3_FCLK      0x08             /* Fast SCSI clock rate (esp/fas236)  */
  197. #define ESP_CONFIG3_IDMSG     0x10             /* ID message checking  (esp100a/hme) */
  198. #define ESP_CONFIG3_FSCSI     0x10             /* Enable FAST SCSI     (esp/fas236)  */
  199. #define ESP_CONFIG3_GTM       0x20             /* group2 SCSI2 support (esp/fas236)  */
  200. #define ESP_CONFIG3_IDBIT3    0x20             /* Bit 3 of HME SCSI-ID (hme)         */
  201. #define ESP_CONFIG3_TBMS      0x40             /* Three-byte msg's ok  (esp/fas236)  */
  202. #define ESP_CONFIG3_EWIDE     0x40             /* Enable Wide-SCSI     (hme)         */
  203. #define ESP_CONFIG3_IMS       0x80             /* ID msg chk'ng        (esp/fas236)  */
  204. #define ESP_CONFIG3_OBPUSH    0x80             /* Push odd-byte to dma (hme)         */
  205. /* ESP command register read-write */
  206. /* Group 1 commands:  These may be sent at any point in time to the ESP
  207.  *                    chip.  None of them can generate interrupts 'cept
  208.  *                    the "SCSI bus reset" command if you have not disabled
  209.  *                    SCSI reset interrupts in the config1 ESP register.
  210.  */
  211. #define ESP_CMD_NULL          0x00             /* Null command, ie. a nop */
  212. #define ESP_CMD_FLUSH         0x01             /* FIFO Flush */
  213. #define ESP_CMD_RC            0x02             /* Chip reset */
  214. #define ESP_CMD_RS            0x03             /* SCSI bus reset */
  215. /* Group 2 commands:  ESP must be an initiator and connected to a target
  216.  *                    for these commands to work.
  217.  */
  218. #define ESP_CMD_TI            0x10             /* Transfer Information */
  219. #define ESP_CMD_ICCSEQ        0x11             /* Initiator cmd complete sequence */
  220. #define ESP_CMD_MOK           0x12             /* Message okie-dokie */
  221. #define ESP_CMD_TPAD          0x18             /* Transfer Pad */
  222. #define ESP_CMD_SATN          0x1a             /* Set ATN */
  223. #define ESP_CMD_RATN          0x1b             /* De-assert ATN */
  224. /* Group 3 commands:  ESP must be in the MSGOUT or MSGIN state and be connected
  225.  *                    to a target as the initiator for these commands to work.
  226.  */
  227. #define ESP_CMD_SMSG          0x20             /* Send message */
  228. #define ESP_CMD_SSTAT         0x21             /* Send status */
  229. #define ESP_CMD_SDATA         0x22             /* Send data */
  230. #define ESP_CMD_DSEQ          0x23             /* Discontinue Sequence */
  231. #define ESP_CMD_TSEQ          0x24             /* Terminate Sequence */
  232. #define ESP_CMD_TCCSEQ        0x25             /* Target cmd cmplt sequence */
  233. #define ESP_CMD_DCNCT         0x27             /* Disconnect */
  234. #define ESP_CMD_RMSG          0x28             /* Receive Message */
  235. #define ESP_CMD_RCMD          0x29             /* Receive Command */
  236. #define ESP_CMD_RDATA         0x2a             /* Receive Data */
  237. #define ESP_CMD_RCSEQ         0x2b             /* Receive cmd sequence */
  238. /* Group 4 commands:  The ESP must be in the disconnected state and must
  239.  *                    not be connected to any targets as initiator for
  240.  *                    these commands to work.
  241.  */
  242. #define ESP_CMD_RSEL          0x40             /* Reselect */
  243. #define ESP_CMD_SEL           0x41             /* Select w/o ATN */
  244. #define ESP_CMD_SELA          0x42             /* Select w/ATN */
  245. #define ESP_CMD_SELAS         0x43             /* Select w/ATN & STOP */
  246. #define ESP_CMD_ESEL          0x44             /* Enable selection */
  247. #define ESP_CMD_DSEL          0x45             /* Disable selections */
  248. #define ESP_CMD_SA3           0x46             /* Select w/ATN3 */
  249. #define ESP_CMD_RSEL3         0x47             /* Reselect3 */
  250. /* This bit enables the ESP's DMA on the SBus */
  251. #define ESP_CMD_DMA           0x80             /* Do DMA? */
  252. /* ESP status register read-only */
  253. #define ESP_STAT_PIO          0x01             /* IO phase bit */
  254. #define ESP_STAT_PCD          0x02             /* CD phase bit */
  255. #define ESP_STAT_PMSG         0x04             /* MSG phase bit */
  256. #define ESP_STAT_PMASK        0x07             /* Mask of phase bits */
  257. #define ESP_STAT_TDONE        0x08             /* Transfer Completed */
  258. #define ESP_STAT_TCNT         0x10             /* Transfer Counter Is Zero */
  259. #define ESP_STAT_PERR         0x20             /* Parity error */
  260. #define ESP_STAT_SPAM         0x40             /* Real bad error */
  261. /* This indicates the 'interrupt pending' condition on esp236, it is a reserved
  262.  * bit on other revs of the ESP.
  263.  */
  264. #define ESP_STAT_INTR         0x80             /* Interrupt */
  265. /* HME only: status 2 register */
  266. #define ESP_STAT2_SCHBIT      0x01 /* Upper bits 3-7 of sstep enabled */
  267. #define ESP_STAT2_FFLAGS      0x02 /* The fifo flags are now latched */
  268. #define ESP_STAT2_XCNT        0x04 /* The transfer counter is latched */
  269. #define ESP_STAT2_CREGA       0x08 /* The command reg is active now */
  270. #define ESP_STAT2_WIDE        0x10 /* Interface on this adapter is wide */
  271. #define ESP_STAT2_F1BYTE      0x20 /* There is one byte at top of fifo */
  272. #define ESP_STAT2_FMSB        0x40 /* Next byte in fifo is most significant */
  273. #define ESP_STAT2_FEMPTY      0x80 /* FIFO is empty */
  274. /* The status register can be masked with ESP_STAT_PMASK and compared
  275.  * with the following values to determine the current phase the ESP
  276.  * (at least thinks it) is in.  For our purposes we also add our own
  277.  * software 'done' bit for our phase management engine.
  278.  */
  279. #define ESP_DOP   (0)                                       /* Data Out  */
  280. #define ESP_DIP   (ESP_STAT_PIO)                            /* Data In   */
  281. #define ESP_CMDP  (ESP_STAT_PCD)                            /* Command   */
  282. #define ESP_STATP (ESP_STAT_PCD|ESP_STAT_PIO)               /* Status    */
  283. #define ESP_MOP   (ESP_STAT_PMSG|ESP_STAT_PCD)              /* Message Out */
  284. #define ESP_MIP   (ESP_STAT_PMSG|ESP_STAT_PCD|ESP_STAT_PIO) /* Message In */
  285. /* ESP interrupt register read-only */
  286. #define ESP_INTR_S            0x01             /* Select w/o ATN */
  287. #define ESP_INTR_SATN         0x02             /* Select w/ATN */
  288. #define ESP_INTR_RSEL         0x04             /* Reselected */
  289. #define ESP_INTR_FDONE        0x08             /* Function done */
  290. #define ESP_INTR_BSERV        0x10             /* Bus service */
  291. #define ESP_INTR_DC           0x20             /* Disconnect */
  292. #define ESP_INTR_IC           0x40             /* Illegal command given */
  293. #define ESP_INTR_SR           0x80             /* SCSI bus reset detected */
  294. /* Interrupt status macros */
  295. #define ESP_SRESET_IRQ(esp)  ((esp)->intreg & (ESP_INTR_SR))
  296. #define ESP_ILLCMD_IRQ(esp)  ((esp)->intreg & (ESP_INTR_IC))
  297. #define ESP_SELECT_WITH_ATN_IRQ(esp)     ((esp)->intreg & (ESP_INTR_SATN))
  298. #define ESP_SELECT_WITHOUT_ATN_IRQ(esp)  ((esp)->intreg & (ESP_INTR_S))
  299. #define ESP_SELECTION_IRQ(esp)  ((ESP_SELECT_WITH_ATN_IRQ(esp)) ||         
  300.  (ESP_SELECT_WITHOUT_ATN_IRQ(esp)))
  301. #define ESP_RESELECTION_IRQ(esp)         ((esp)->intreg & (ESP_INTR_RSEL))
  302. /* ESP sequence step register read-only */
  303. #define ESP_STEP_VBITS        0x07             /* Valid bits */
  304. #define ESP_STEP_ASEL         0x00             /* Selection&Arbitrate cmplt */
  305. #define ESP_STEP_SID          0x01             /* One msg byte sent */
  306. #define ESP_STEP_NCMD         0x02             /* Was not in command phase */
  307. #define ESP_STEP_PPC          0x03             /* Early phase chg caused cmnd
  308.                                                 * bytes to be lost
  309.                                                 */
  310. #define ESP_STEP_FINI4        0x04             /* Command was sent ok */
  311. /* Ho hum, some ESP's set the step register to this as well... */
  312. #define ESP_STEP_FINI5        0x05
  313. #define ESP_STEP_FINI6        0x06
  314. #define ESP_STEP_FINI7        0x07
  315. /* ESP chip-test register read-write */
  316. #define ESP_TEST_TARG         0x01             /* Target test mode */
  317. #define ESP_TEST_INI          0x02             /* Initiator test mode */
  318. #define ESP_TEST_TS           0x04             /* Tristate test mode */
  319. /* ESP unique ID register read-only, found on fas236+fas100a only */
  320. #define ESP_UID_F100A         0x00             /* ESP FAS100A  */
  321. #define ESP_UID_F236          0x02             /* ESP FAS236   */
  322. #define ESP_UID_REV           0x07             /* ESP revision */
  323. #define ESP_UID_FAM           0xf8             /* ESP family   */
  324. /* ESP fifo flags register read-only */
  325. /* Note that the following implies a 16 byte FIFO on the ESP. */
  326. #define ESP_FF_FBYTES         0x1f             /* Num bytes in FIFO */
  327. #define ESP_FF_ONOTZERO       0x20             /* offset ctr not zero (esp100) */
  328. #define ESP_FF_SSTEP          0xe0             /* Sequence step */
  329. /* ESP clock conversion factor register write-only */
  330. #define ESP_CCF_F0            0x00             /* 35.01MHz - 40MHz */
  331. #define ESP_CCF_NEVER         0x01             /* Set it to this and die */
  332. #define ESP_CCF_F2            0x02             /* 10MHz */
  333. #define ESP_CCF_F3            0x03             /* 10.01MHz - 15MHz */
  334. #define ESP_CCF_F4            0x04             /* 15.01MHz - 20MHz */
  335. #define ESP_CCF_F5            0x05             /* 20.01MHz - 25MHz */
  336. #define ESP_CCF_F6            0x06             /* 25.01MHz - 30MHz */
  337. #define ESP_CCF_F7            0x07             /* 30.01MHz - 35MHz */
  338. /* HME only... */
  339. #define ESP_BUSID_RESELID     0x10
  340. #define ESP_BUSID_CTR32BIT    0x40
  341. #define ESP_BUS_TIMEOUT        275             /* In milli-seconds */
  342. #define ESP_TIMEO_CONST       8192
  343. #define ESP_NEG_DEFP(mhz, cfact) 
  344.         ((ESP_BUS_TIMEOUT * ((mhz) / 1000)) / (8192 * (cfact)))
  345. #define ESP_MHZ_TO_CYCLE(mhertz)  ((1000000000) / ((mhertz) / 1000))
  346. #define ESP_TICK(ccf, cycle)  ((7682 * (ccf) * (cycle) / 1000))
  347. extern int esp_detect(struct SHT *);
  348. extern const char *esp_info(struct Scsi_Host *);
  349. extern int esp_queue(Scsi_Cmnd *, void (*done)(Scsi_Cmnd *));
  350. extern int esp_command(Scsi_Cmnd *);
  351. extern int esp_abort(Scsi_Cmnd *);
  352. extern int esp_reset(Scsi_Cmnd *, unsigned int);
  353. extern int esp_proc_info(char *buffer, char **start, off_t offset, int length,
  354.  int hostno, int inout);
  355. extern int esp_revoke(Scsi_Device* SDptr);
  356. #ifdef CONFIG_SPARC64
  357. #define SCSI_SPARC_ESP {                                        
  358. proc_name:      "esp",
  359. proc_info:      &esp_proc_info,
  360. name:           "Sun ESP 100/100a/200",
  361. detect:         esp_detect,
  362. revoke: esp_revoke,
  363. info:           esp_info,
  364. command:        esp_command,
  365. queuecommand:   esp_queue,
  366. abort:          esp_abort,
  367. reset:          esp_reset,
  368. can_queue:      7,
  369. this_id:        7,
  370. sg_tablesize:   SG_ALL,
  371. cmd_per_lun:    1,
  372. use_clustering: ENABLE_CLUSTERING,
  373. use_new_eh_code: 0,
  374. highmem_io: 1
  375. }
  376. #else
  377. /* Sparc32's iommu code cannot handle highmem pages yet. */
  378. #define SCSI_SPARC_ESP {                                        
  379. proc_name:      "esp",
  380. proc_info:      &esp_proc_info,
  381. name:           "Sun ESP 100/100a/200",
  382. detect:         esp_detect,
  383. revoke: esp_revoke,
  384. info:           esp_info,
  385. command:        esp_command,
  386. queuecommand:   esp_queue,
  387. abort:          esp_abort,
  388. reset:          esp_reset,
  389. can_queue:      7,
  390. this_id:        7,
  391. sg_tablesize:   SG_ALL,
  392. cmd_per_lun:    1,
  393. use_clustering: ENABLE_CLUSTERING,
  394. }
  395. #endif
  396. /* For our interrupt engine. */
  397. #define for_each_esp(esp) 
  398.         for((esp) = espchain; (esp); (esp) = (esp)->next)
  399. #endif /* !(_SPARC_ESP_H) */