开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Linux/Unix编程 > 查看源码
agp.h
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：12k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

agp.h：源码内容
  1. /*
  2.  * AGPGART module version 0.99
  3.  * Copyright (C) 1999 Jeff Hartmann
  4.  * Copyright (C) 1999 Precision Insight, Inc.
  5.  * Copyright (C) 1999 Xi Graphics, Inc.
  6.  *
  7.  * Permission is hereby granted, free of charge, to any person obtaining a
  8.  * copy of this software and associated documentation files (the "Software"),
  9.  * to deal in the Software without restriction, including without limitation
  10.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  11.  * and/or sell copies of the Software, and to permit persons to whom the
  12.  * Software is furnished to do so, subject to the following conditions:
  13.  *
  14.  * The above copyright notice and this permission notice shall be included
  15.  * in all copies or substantial portions of the Software.
  16.  *
  17.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  18.  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  19.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  20.  * JEFF HARTMANN, OR ANY OTHER CONTRIBUTORS BE LIABLE FOR ANY CLAIM, 
  21.  * DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR 
  22.  * OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE 
  23.  * OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24.  *
  25.  */
  27. #ifndef _AGP_BACKEND_PRIV_H
  28. #define _AGP_BACKEND_PRIV_H 1
  30. enum aper_size_type {
  31. U8_APER_SIZE,
  32. U16_APER_SIZE,
  33. U32_APER_SIZE,
  34. LVL2_APER_SIZE,
  35. FIXED_APER_SIZE
  36. };
  38. typedef struct _gatt_mask {
  39. unsigned long mask;
  40. u32 type;
  41. /* totally device specific, for integrated chipsets that 
  42.  * might have different types of memory masks.  For other
  43.  * devices this will probably be ignored */
  44. } gatt_mask;
  46. typedef struct _aper_size_info_8 {
  47. int size;
  48. int num_entries;
  49. int page_order;
  50. u8 size_value;
  51. } aper_size_info_8;
  53. typedef struct _aper_size_info_16 {
  54. int size;
  55. int num_entries;
  56. int page_order;
  57. u16 size_value;
  58. } aper_size_info_16;
  60. typedef struct _aper_size_info_32 {
  61. int size;
  62. int num_entries;
  63. int page_order;
  64. u32 size_value;
  65. } aper_size_info_32;
  67. typedef struct _aper_size_info_lvl2 {
  68. int size;
  69. int num_entries;
  70. u32 size_value;
  71. } aper_size_info_lvl2;
  73. typedef struct _aper_size_info_fixed {
  74. int size;
  75. int num_entries;
  76. int page_order;
  77. } aper_size_info_fixed;
  79. struct agp_bridge_data {
  80. agp_version *version;
  81. void *aperture_sizes;
  82. void *previous_size;
  83. void *current_size;
  84. void *dev_private_data;
  85. struct pci_dev *dev;
  86. gatt_mask *masks;
  87. u32 *gatt_table;
  88. u32 *gatt_table_real;
  89. unsigned long scratch_page;
  90. unsigned long gart_bus_addr;
  91. unsigned long gatt_bus_addr;
  92. u32 mode;
  93. enum chipset_type type;
  94. enum aper_size_type size_type;
  95. unsigned long *key_list;
  96. atomic_t current_memory_agp;
  97. atomic_t agp_in_use;
  98. int max_memory_agp; /* in number of pages */
  99. int needs_scratch_page;
  100. int aperture_size_idx;
  101. int num_aperture_sizes;
  102. int num_of_masks;
  103. int capndx;
  104. int cant_use_aperture;
  106. /* Links to driver specific functions */
  108. int (*fetch_size) (void);
  109. int (*configure) (void);
  110. void (*agp_enable) (u32);
  111. void (*cleanup) (void);
  112. void (*tlb_flush) (agp_memory *);
  113. unsigned long (*mask_memory) (unsigned long, int);
  114. void (*cache_flush) (void);
  115. int (*create_gatt_table) (void);
  116. int (*free_gatt_table) (void);
  117. int (*insert_memory) (agp_memory *, off_t, int);
  118. int (*remove_memory) (agp_memory *, off_t, int);
  119. agp_memory *(*alloc_by_type) (size_t, int);
  120. void (*free_by_type) (agp_memory *);
  121. unsigned long (*agp_alloc_page) (void);
  122. void (*agp_destroy_page) (unsigned long);
  123. int (*suspend)(void);
  124. void (*resume)(void);
  126. };
  128. #define OUTREG64(mmap, addr, val)   __raw_writeq((val), (mmap)+(addr))
  129. #define OUTREG32(mmap, addr, val)   __raw_writel((val), (mmap)+(addr))
  130. #define OUTREG16(mmap, addr, val)   __raw_writew((val), (mmap)+(addr))
  131. #define OUTREG8(mmap, addr, val)   __raw_writeb((val), (mmap)+(addr))
  133. #define INREG64(mmap, addr)         __raw_readq((mmap)+(addr))
  134. #define INREG32(mmap, addr)         __raw_readl((mmap)+(addr))
  135. #define INREG16(mmap, addr)         __raw_readw((mmap)+(addr))
  136. #define INREG8(mmap, addr)         __raw_readb((mmap)+(addr))
  138. #define KB(x) ((x) * 1024)
  139. #define MB(x) (KB (KB (x)))
  140. #define GB(x) (MB (KB (x)))
  142. #define CACHE_FLUSH agp_bridge.cache_flush
  143. #define A_SIZE_8(x) ((aper_size_info_8 *) x)
  144. #define A_SIZE_16(x) ((aper_size_info_16 *) x)
  145. #define A_SIZE_32(x) ((aper_size_info_32 *) x)
  146. #define A_SIZE_LVL2(x)  ((aper_size_info_lvl2 *) x)
  147. #define A_SIZE_FIX(x) ((aper_size_info_fixed *) x)
  148. #define A_IDX8() (A_SIZE_8(agp_bridge.aperture_sizes) + i)
  149. #define A_IDX16() (A_SIZE_16(agp_bridge.aperture_sizes) + i)
  150. #define A_IDX32() (A_SIZE_32(agp_bridge.aperture_sizes) + i)
  151. #define A_IDXLVL2() (A_SIZE_LVL2(agp_bridge.aperture_sizes) + i)
  152. #define A_IDXFIX() (A_SIZE_FIX(agp_bridge.aperture_sizes) + i)
  153. #define MAXKEY (4096 * 32)
  155. #define AGPGART_MODULE_NAME "agpgart"
  156. #define PFX AGPGART_MODULE_NAME ": "
  158. #define PGE_EMPTY(p) (!(p) || (p) == (unsigned long) agp_bridge.scratch_page)
  160. #ifndef PCI_DEVICE_ID_VIA_82C691_0
  161. #define PCI_DEVICE_ID_VIA_82C691_0      0x0691
  162. #endif
  163. #ifndef PCI_DEVICE_ID_VIA_8371_0
  164. #define PCI_DEVICE_ID_VIA_8371_0      0x0391
  165. #endif
  166. #ifndef PCI_DEVICE_ID_VIA_8363_0
  167. #define PCI_DEVICE_ID_VIA_8363_0      0x0305
  168. #endif
  169. #ifndef PCI_DEVICE_ID_VIA_82C694X_0
  170. #define PCI_DEVICE_ID_VIA_82C694X_0      0x0605
  171. #endif
  172. #ifndef PCI_DEVICE_ID_INTEL_810_0
  173. #define PCI_DEVICE_ID_INTEL_810_0       0x7120
  174. #endif
  175. #ifndef PCI_DEVICE_ID_INTEL_845_G_0
  176. #define PCI_DEVICE_ID_INTEL_845_G_0 0x2560
  177. #endif
  178. #ifndef PCI_DEVICE_ID_INTEL_845_G_1
  179. #define PCI_DEVICE_ID_INTEL_845_G_1     0x2562
  180. #endif
  181. #ifndef PCI_DEVICE_ID_INTEL_830_M_0
  182. #define PCI_DEVICE_ID_INTEL_830_M_0 0x3575
  183. #endif
  184. #ifndef PCI_DEVICE_ID_INTEL_830_M_1
  185. #define PCI_DEVICE_ID_INTEL_830_M_1     0x3577
  186. #endif
  187. #ifndef PCI_DEVICE_ID_INTEL_820_0
  188. #define PCI_DEVICE_ID_INTEL_820_0       0x2500
  189. #endif
  190. #ifndef PCI_DEVICE_ID_INTEL_820_UP_0
  191. #define PCI_DEVICE_ID_INTEL_820_UP_0    0x2501
  192. #endif
  193. #ifndef PCI_DEVICE_ID_INTEL_840_0
  194. #define PCI_DEVICE_ID_INTEL_840_0 0x1a21
  195. #endif
  196. #ifndef PCI_DEVICE_ID_INTEL_845_0
  197. #define PCI_DEVICE_ID_INTEL_845_0     0x1a30
  198. #endif
  199. #ifndef PCI_DEVICE_ID_INTEL_850_0
  200. #define PCI_DEVICE_ID_INTEL_850_0     0x2530
  201. #endif
  202. #ifndef PCI_DEVICE_ID_INTEL_860_0
  203. #define PCI_DEVICE_ID_INTEL_860_0     0x2531
  204. #endif
  205. #ifndef PCI_DEVICE_ID_INTEL_810_DC100_0
  206. #define PCI_DEVICE_ID_INTEL_810_DC100_0 0x7122
  207. #endif
  208. #ifndef PCI_DEVICE_ID_INTEL_810_E_0
  209. #define PCI_DEVICE_ID_INTEL_810_E_0     0x7124
  210. #endif
  211. #ifndef PCI_DEVICE_ID_INTEL_82443GX_0
  212. #define PCI_DEVICE_ID_INTEL_82443GX_0   0x71a0
  213. #endif
  214. #ifndef PCI_DEVICE_ID_INTEL_810_1
  215. #define PCI_DEVICE_ID_INTEL_810_1       0x7121
  216. #endif
  217. #ifndef PCI_DEVICE_ID_INTEL_810_DC100_1
  218. #define PCI_DEVICE_ID_INTEL_810_DC100_1 0x7123
  219. #endif
  220. #ifndef PCI_DEVICE_ID_INTEL_810_E_1
  221. #define PCI_DEVICE_ID_INTEL_810_E_1     0x7125
  222. #endif
  223. #ifndef PCI_DEVICE_ID_INTEL_815_0
  224. #define PCI_DEVICE_ID_INTEL_815_0       0x1130
  225. #endif
  226. #ifndef PCI_DEVICE_ID_INTEL_815_1
  227. #define PCI_DEVICE_ID_INTEL_815_1       0x1132
  228. #endif
  229. #ifndef PCI_DEVICE_ID_INTEL_82443GX_1
  230. #define PCI_DEVICE_ID_INTEL_82443GX_1   0x71a1
  231. #endif
  232. #ifndef PCI_DEVICE_ID_AMD_IRONGATE_0
  233. #define PCI_DEVICE_ID_AMD_IRONGATE_0    0x7006
  234. #endif
  235. #ifndef PCI_DEVICE_ID_AMD_761_0
  236. #define PCI_DEVICE_ID_AMD_761_0         0x700e
  237. #endif
  238. #ifndef PCI_DEVICE_ID_AMD_762_0
  239. #define PCI_DEVICE_ID_AMD_762_0 0x700C
  240. #endif
  241. #ifndef PCI_DEVICE_ID_AMD_8151_0
  242. #define PCI_DEVICE_ID_AMD_8151_0 0x7454
  243. #endif
  244. #ifndef PCI_VENDOR_ID_AL
  245. #define PCI_VENDOR_ID_AL 0x10b9
  246. #endif
  247. #ifndef PCI_DEVICE_ID_AL_M1541_0
  248. #define PCI_DEVICE_ID_AL_M1541_0 0x1541
  249. #endif
  250. #ifndef PCI_DEVICE_ID_AL_M1621_0
  251. #define PCI_DEVICE_ID_AL_M1621_0 0x1621
  252. #endif
  253. #ifndef PCI_DEVICE_ID_AL_M1631_0
  254. #define PCI_DEVICE_ID_AL_M1631_0 0x1631
  255. #endif
  256. #ifndef PCI_DEVICE_ID_AL_M1632_0
  257. #define PCI_DEVICE_ID_AL_M1632_0 0x1632
  258. #endif
  259. #ifndef PCI_DEVICE_ID_AL_M1641_0
  260. #define PCI_DEVICE_ID_AL_M1641_0 0x1641
  261. #endif
  262. #ifndef PCI_DEVICE_ID_AL_M1644_0
  263. #define PCI_DEVICE_ID_AL_M1644_0 0x1644
  264. #endif
  265. #ifndef PCI_DEVICE_ID_AL_M1647_0
  266. #define PCI_DEVICE_ID_AL_M1647_0 0x1647
  267. #endif
  268. #ifndef PCI_DEVICE_ID_AL_M1651_0
  269. #define PCI_DEVICE_ID_AL_M1651_0 0x1651
  270. #endif
  271. #ifndef PCI_DEVICE_ID_AL_M1671_0
  272. #define PCI_DEVICE_ID_AL_M1671_0 0x1671
  273. #endif
  275. /* intel register */
  276. #define INTEL_APBASE    0x10
  277. #define INTEL_APSIZE    0xb4
  278. #define INTEL_ATTBASE   0xb8
  279. #define INTEL_AGPCTRL   0xb0
  280. #define INTEL_NBXCFG    0x50
  281. #define INTEL_ERRSTS    0x91
  283. /* intel i830 registers */
  284. #define I830_GMCH_CTRL             0x52
  285. #define I830_GMCH_ENABLED          0x4
  286. #define I830_GMCH_MEM_MASK         0x1
  287. #define I830_GMCH_MEM_64M          0x1
  288. #define I830_GMCH_MEM_128M         0
  289. #define I830_GMCH_GMS_MASK         0x70
  290. #define I830_GMCH_GMS_DISABLED     0x00
  291. #define I830_GMCH_GMS_LOCAL        0x10
  292. #define I830_GMCH_GMS_STOLEN_512   0x20
  293. #define I830_GMCH_GMS_STOLEN_1024  0x30
  294. #define I830_GMCH_GMS_STOLEN_8192  0x40
  295. #define I830_RDRAM_CHANNEL_TYPE    0x03010
  296. #define I830_RDRAM_ND(x)           (((x) & 0x20) >> 5)
  297. #define I830_RDRAM_DDT(x)          (((x) & 0x18) >> 3)
  299. /* This one is for I830MP w. an external graphic card */
  300. #define INTEL_I830_ERRSTS          0x92
  302. /* intel 815 register */
  303. #define INTEL_815_APCONT        0x51
  304. #define INTEL_815_ATTBASE_MASK  ~0x1FFFFFFF
  306. /* intel i820 registers */
  307. #define INTEL_I820_RDCR     0x51
  308. #define INTEL_I820_ERRSTS   0xc8
  310. /* intel i840 registers */
  311. #define INTEL_I840_MCHCFG   0x50
  312. #define INTEL_I840_ERRSTS   0xc8
  313.  
  314. /* intel i845 registers */
  315. #define INTEL_I845_AGPM     0x51
  316. #define INTEL_I845_ERRSTS   0xc8
  318. /* intel i850 registers */
  319. #define INTEL_I850_MCHCFG   0x50
  320. #define INTEL_I850_ERRSTS   0xc8
  322. /* intel i860 registers */
  323. #define INTEL_I860_MCHCFG 0x50
  324. #define INTEL_I860_ERRSTS 0xc8
  326. /* intel i810 registers */
  327. #define I810_GMADDR 0x10
  328. #define I810_MMADDR 0x14
  329. #define I810_PTE_BASE          0x10000
  330. #define I810_PTE_MAIN_UNCACHED 0x00000000
  331. #define I810_PTE_LOCAL         0x00000002
  332. #define I810_PTE_VALID         0x00000001
  333. #define I810_SMRAM_MISCC       0x70
  334. #define I810_GFX_MEM_WIN_SIZE  0x00010000
  335. #define I810_GFX_MEM_WIN_32M   0x00010000
  336. #define I810_GMS               0x000000c0
  337. #define I810_GMS_DISABLE       0x00000000
  338. #define I810_PGETBL_CTL        0x2020
  339. #define I810_PGETBL_ENABLED    0x00000001
  340. #define I810_DRAM_CTL          0x3000
  341. #define I810_DRAM_ROW_0        0x00000001
  342. #define I810_DRAM_ROW_0_SDRAM  0x00000001
  346. /* VIA register */
  347. #define VIA_APBASE      0x10
  348. #define VIA_GARTCTRL    0x80
  349. #define VIA_APSIZE      0x84
  350. #define VIA_ATTBASE     0x88
  352. /* SiS registers */
  353. #define SIS_APBASE      0x10
  354. #define SIS_ATTBASE     0x90
  355. #define SIS_APSIZE      0x94
  356. #define SIS_TLBCNTRL    0x97
  357. #define SIS_TLBFLUSH    0x98
  359. /* AMD registers */
  360. #define AMD_APBASE      0x10
  361. #define AMD_MMBASE      0x14
  362. #define AMD_APSIZE      0xac
  363. #define AMD_MODECNTL    0xb0
  364. #define AMD_MODECNTL2   0xb2
  365. #define AMD_GARTENABLE  0x02 /* In mmio region (16-bit register) */
  366. #define AMD_ATTBASE     0x04 /* In mmio region (32-bit register) */
  367. #define AMD_TLBFLUSH    0x0c /* In mmio region (32-bit register) */
  368. #define AMD_CACHEENTRY  0x10 /* In mmio region (32-bit register) */
  370. #define AMD_8151_APSIZE 0xb4
  371. #define AMD_8151_GARTBLOCK 0xb8
  373. #define AMD_X86_64_GARTAPERTURECTL 0x90
  374. #define AMD_X86_64_GARTAPERTUREBASE 0x94
  375. #define AMD_X86_64_GARTTABLEBASE 0x98
  376. #define AMD_X86_64_GARTCACHECTL 0x9c
  377. #define AMD_X86_64_GARTEN 1<<0
  379. #define AMD_8151_VMAPERTURE 0x10
  380. #define AMD_8151_AGP_CTL 0xb0
  381. #define AMD_8151_APERTURESIZE 0xb4
  382. #define AMD_8151_GARTPTR 0xb8
  383. #define AMD_8151_GTLBEN 1<<7
  384. #define AMD_8151_APEREN 1<<8
  386. /* ALi registers */
  387. #define ALI_APBASE 0x10
  388. #define ALI_AGPCTRL 0xb8
  389. #define ALI_ATTBASE 0xbc
  390. #define ALI_TLBCTRL 0xc0
  391. #define ALI_TAGCTRL 0xc4
  392. #define ALI_CACHE_FLUSH_CTRL 0xD0
  393. #define ALI_CACHE_FLUSH_ADDR_MASK 0xFFFFF000
  394. #define ALI_CACHE_FLUSH_EN 0x100
  396. /* Serverworks Registers */
  397. #define SVWRKS_APSIZE 0x10
  398. #define SVWRKS_SIZE_MASK 0xfe000000
  400. #define SVWRKS_MMBASE 0x14
  401. #define SVWRKS_CACHING 0x4b
  402. #define SVWRKS_FEATURE 0x68
  404. /* func 1 registers */
  405. #define SVWRKS_AGP_ENABLE 0x60
  406. #define SVWRKS_COMMAND 0x04
  408. /* Memory mapped registers */
  409. #define SVWRKS_GART_CACHE 0x02
  410. #define SVWRKS_GATTBASE   0x04
  411. #define SVWRKS_TLBFLUSH   0x10
  412. #define SVWRKS_POSTFLUSH  0x14
  413. #define SVWRKS_DIRFLUSH   0x0c
  415. /* HP ZX1 SBA registers */
  416. #define HP_ZX1_CTRL 0x200
  417. #define HP_ZX1_IBASE 0x300
  418. #define HP_ZX1_IMASK 0x308
  419. #define HP_ZX1_PCOM 0x310
  420. #define HP_ZX1_TCNFG 0x318
  421. #define HP_ZX1_PDIR_BASE 0x320
  422. #define HP_ZX1_CACHE_FLUSH 0x428
  424. #endif /* _AGP_BACKEND_PRIV_H */