开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Linux/Unix编程 > 查看源码
e100.h
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：34k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

e100.h：源码内容
  1. /*******************************************************************************
  3.   
  4.   Copyright(c) 1999 - 2002 Intel Corporation. All rights reserved.
  5.   
  6.   This program is free software; you can redistribute it and/or modify it 
  7.   under the terms of the GNU General Public License as published by the Free 
  8.   Software Foundation; either version 2 of the License, or (at your option) 
  9.   any later version.
  10.   
  11.   This program is distributed in the hope that it will be useful, but WITHOUT 
  12.   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or 
  13.   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for 
  14.   more details.
  15.   
  16.   You should have received a copy of the GNU General Public License along with
  17.   this program; if not, write to the Free Software Foundation, Inc., 59 
  18.   Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  19.   
  20.   The full GNU General Public License is included in this distribution in the
  21.   file called LICENSE.
  22.   
  23.   Contact Information:
  24.   Linux NICS <linux.nics@intel.com>
  25.   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  26. *******************************************************************************/
  28. #ifndef _E100_INC_
  29. #define _E100_INC_
  31. #include <linux/module.h>
  32. #include <linux/types.h>
  33. #include <linux/init.h>
  34. #include <linux/mm.h>
  35. #include <linux/errno.h>
  36. #include <linux/ioport.h>
  37. #include <linux/pci.h>
  38. #include <linux/kernel.h>
  39. #include <linux/netdevice.h>
  40. #include <linux/etherdevice.h>
  41. #include <linux/skbuff.h>
  42. #include <linux/delay.h>
  43. #include <linux/timer.h>
  44. #include <linux/slab.h>
  45. #include <linux/interrupt.h>
  46. #include <linux/version.h>
  47. #include <linux/string.h>
  48. #include <linux/wait.h>
  49. #include <linux/reboot.h>
  50. #include <asm/io.h>
  51. #include <asm/unaligned.h>
  52. #include <asm/processor.h>
  53. #include <linux/ethtool.h>
  54. #include <linux/inetdevice.h>
  55. #include <linux/bitops.h>
  57. #include <linux/if.h>
  58. #include <asm/uaccess.h>
  59. #include <linux/proc_fs.h>
  60. #include <linux/ip.h>
  62. #define E100_REGS_LEN 1
  63. /*
  64.  *  Configure parameters for buffers per controller.
  65.  *  If the machine this is being used on is a faster machine (i.e. > 150MHz)
  66.  *  and running on a 10MBS network then more queueing of data occurs. This
  67.  *  may indicate the some of the numbers below should be adjusted.  Here are
  68.  *  some typical numbers:
  69.  *                             MAX_TCB 64
  70.  *                             MAX_RFD 64
  71.  *  The default numbers give work well on most systems tests so no real
  72.  *  adjustments really need to take place.  Also, if the machine is connected
  73.  *  to a 100MBS network the numbers described above can be lowered from the
  74.  *  defaults as considerably less data will be queued.
  75.  */
  77. #define TX_FRAME_CNT   8 /* consecutive transmit frames per interrupt */
  78. /* TX_FRAME_CNT must be less than MAX_TCB    */
  80. #define E100_DEFAULT_TCB   64
  81. #define E100_MIN_TCB       2*TX_FRAME_CNT + 3 /* make room for at least 2 interrupts */
  82. #define E100_MAX_TCB       1024
  84. #define E100_DEFAULT_RFD   64
  85. #define E100_MIN_RFD       8
  86. #define E100_MAX_RFD       1024
  88. #define E100_DEFAULT_XSUM         true
  89. #define E100_DEFAULT_BER          ZLOCK_MAX_ERRORS
  90. #define E100_DEFAULT_SPEED_DUPLEX 0
  91. #define E100_DEFAULT_FC           0
  92. #define E100_DEFAULT_IFS          true
  93. #define E100_DEFAULT_UCODE        true
  95. #define TX_THRSHLD     8
  97. /* IFS parameters */
  98. #define MIN_NUMBER_OF_TRANSMITS_100 1000
  99. #define MIN_NUMBER_OF_TRANSMITS_10  100
  101. #define E100_MAX_NIC 16
  103. #define E100_MAX_SCB_WAIT 100 /* Max udelays in wait_scb */
  104. #define E100_MAX_CU_IDLE_WAIT 50 /* Max udelays in wait_cus_idle */
  106. /* HWI feature related constant */
  107. #define HWI_MAX_LOOP                    100
  108. #define MAX_SAME_RESULTS 3
  109. #define HWI_REGISTER_GRANULARITY        80 /* register granularity = 80 Cm */
  110. #define HWI_NEAR_END_BOUNDARY           1000 /* Near end is defined as < 10 meters */
  112. /* CPUSAVER_BUNDLE_MAX: Sets the maximum number of frames that will be bundled.
  113.  * In some situations, such as the TCP windowing algorithm, it may be
  114.  * better to limit the growth of the bundle size than let it go as
  115.  * high as it can, because that could cause too much added latency.
  116.  * The default is six, because this is the number of packets in the
  117.  * default TCP window size.  A value of 1 would make CPUSaver indicate
  118.  * an interrupt for every frame received.  If you do not want to put
  119.  * a limit on the bundle size, set this value to xFFFF.
  120.  */
  121. #define E100_DEFAULT_CPUSAVER_BUNDLE_MAX 6
  122. #define E100_DEFAULT_CPUSAVER_INTERRUPT_DELAY 0x600
  123. #define E100_DEFAULT_BUNDLE_SMALL_FR false
  125. /* end of configurables */
  127. /* ====================================================================== */
  128. /*                                hw                                      */
  129. /* ====================================================================== */
  131. /* timeout for command completion */
  132. #define E100_CMD_WAIT   100 /* iterations */
  134. struct driver_stats {
  135. struct net_device_stats net_stats;
  137. unsigned long tx_late_col;
  138. unsigned long tx_ok_defrd;
  139. unsigned long tx_one_retry;
  140. unsigned long tx_mt_one_retry;
  141. unsigned long rcv_cdt_frames;
  142. unsigned long xmt_fc_pkts;
  143. unsigned long rcv_fc_pkts;
  144. unsigned long rcv_fc_unsupported;
  145. unsigned long xmt_tco_pkts;
  146. unsigned long rcv_tco_pkts;
  147. unsigned long rx_intr_pkts;
  148. };
  150. /* TODO: kill me when we can do C99 */
  151. #define false (0)
  152. #define true (1)
  154. /* Changed for 82558 and 82559 enhancements */
  155. /* defines for 82558/9 flow control CSR values */
  156. #define DFLT_FC_THLD       0x00 /* Rx FIFO threshold of 0.5KB free  */
  157. #define DFLT_FC_CMD        0x00 /* FC Command in CSR */
  159. /* ====================================================================== */
  160. /*                              equates                                   */
  161. /* ====================================================================== */
  163. /*
  164.  * These are general purpose defines 
  165.  */
  167. /* Bit Mask definitions */
  168. #define BIT_0       0x0001
  169. #define BIT_1       0x0002
  170. #define BIT_2       0x0004
  171. #define BIT_3       0x0008
  172. #define BIT_4       0x0010
  173. #define BIT_5       0x0020
  174. #define BIT_6       0x0040
  175. #define BIT_7       0x0080
  176. #define BIT_8       0x0100
  177. #define BIT_9       0x0200
  178. #define BIT_10      0x0400
  179. #define BIT_11      0x0800
  180. #define BIT_12      0x1000
  181. #define BIT_13      0x2000
  182. #define BIT_14      0x4000
  183. #define BIT_15      0x8000
  184. #define BIT_28      0x10000000
  186. #define BIT_0_2     0x0007
  187. #define BIT_0_3     0x000F
  188. #define BIT_0_4     0x001F
  189. #define BIT_0_5     0x003F
  190. #define BIT_0_6     0x007F
  191. #define BIT_0_7     0x00FF
  192. #define BIT_0_8     0x01FF
  193. #define BIT_0_13    0x3FFF
  194. #define BIT_0_15    0xFFFF
  195. #define BIT_1_2     0x0006
  196. #define BIT_1_3     0x000E
  197. #define BIT_2_5     0x003C
  198. #define BIT_3_4     0x0018
  199. #define BIT_4_5     0x0030
  200. #define BIT_4_6     0x0070
  201. #define BIT_4_7     0x00F0
  202. #define BIT_5_7     0x00E0
  203. #define BIT_5_12    0x1FE0
  204. #define BIT_5_15    0xFFE0
  205. #define BIT_6_7     0x00c0
  206. #define BIT_7_11    0x0F80
  207. #define BIT_8_10    0x0700
  208. #define BIT_9_13    0x3E00
  209. #define BIT_12_15   0xF000
  210. #define BIT_8_15    0xFF00
  212. #define BIT_16_20   0x001F0000
  213. #define BIT_21_25   0x03E00000
  214. #define BIT_26_27   0x0C000000
  216. /* Transmit Threshold related constants */
  217. #define DEFAULT_TX_PER_UNDERRUN         20000
  219. #define MAX_MULTICAST_ADDRS             64
  220. #define MAX_FILTER                      16
  222. #define FULL_DUPLEX      2
  223. #define HALF_DUPLEX      1
  225. /*
  226.  * These defines are specific to the 82557 
  227.  */
  229. /* E100 PORT functions -- lower 4 bits */
  230. #define PORT_SOFTWARE_RESET         0
  231. #define PORT_SELFTEST               1
  232. #define PORT_SELECTIVE_RESET        2
  233. #define PORT_DUMP                   3
  235. /* SCB Status Word bit definitions */
  236. /* Interrupt status/ack fields */
  237. /* ER and FCP interrupts for 82558 masks  */
  238. #define SCB_STATUS_ACK_MASK        BIT_8_15 /* Status Mask */
  239. #define SCB_STATUS_ACK_CX          BIT_15 /* CU Completed Action Cmd */
  240. #define SCB_STATUS_ACK_FR          BIT_14 /* RU Received A Frame */
  241. #define SCB_STATUS_ACK_CNA         BIT_13 /* CU Became Inactive (IDLE) */
  242. #define SCB_STATUS_ACK_RNR         BIT_12 /* RU Became Not Ready */
  243. #define SCB_STATUS_ACK_MDI         BIT_11 /* MDI read or write done */
  244. #define SCB_STATUS_ACK_SWI         BIT_10 /* S/W generated interrupt */
  245. #define SCB_STATUS_ACK_ER          BIT_9 /* Early Receive */
  246. #define SCB_STATUS_ACK_FCP         BIT_8 /* Flow Control Pause */
  248. /*- CUS Fields */
  249. #define SCB_CUS_MASK            (BIT_6 | BIT_7) /* CUS 2-bit Mask */
  250. #define SCB_CUS_IDLE            0 /* CU Idle */
  251. #define SCB_CUS_SUSPEND         BIT_6 /* CU Suspended */
  252. #define SCB_CUS_ACTIVE          BIT_7 /* CU Active */
  254. /*- RUS Fields */
  255. #define SCB_RUS_IDLE            0 /* RU Idle */
  256. #define SCB_RUS_MASK            BIT_2_5 /* RUS 3-bit Mask */
  257. #define SCB_RUS_SUSPEND         BIT_2 /* RU Suspended */
  258. #define SCB_RUS_NO_RESOURCES    BIT_3 /* RU Out Of Resources */
  259. #define SCB_RUS_READY           BIT_4 /* RU Ready */
  260. #define SCB_RUS_SUSP_NO_RBDS    (BIT_2 | BIT_5) /* RU No More RBDs */
  261. #define SCB_RUS_NO_RBDS         (BIT_3 | BIT_5) /* RU No More RBDs */
  262. #define SCB_RUS_READY_NO_RBDS   (BIT_4 | BIT_5) /* RU Ready, No RBDs */
  264. /* SCB Command Word bit definitions */
  265. /*- CUC fields */
  266. /* Changing mask to 4 bits */
  267. #define SCB_CUC_MASK            BIT_4_7 /* CUC 4-bit Mask */
  268. #define SCB_CUC_NOOP            0
  269. #define SCB_CUC_START           BIT_4 /* CU Start */
  270. #define SCB_CUC_RESUME          BIT_5 /* CU Resume */
  271. /* Changed for 82558 enhancements */
  272. #define SCB_CUC_STATIC_RESUME   (BIT_5 | BIT_7) /* 82558/9 Static Resume */
  273. #define SCB_CUC_DUMP_ADDR       BIT_6 /* CU Dump Counters Address */
  274. #define SCB_CUC_DUMP_STAT       (BIT_4 | BIT_6) /* CU Dump stat. counters */
  275. #define SCB_CUC_LOAD_BASE       (BIT_5 | BIT_6) /* Load the CU base */
  276. /* Below was defined as BIT_4_7 */
  277. #define SCB_CUC_DUMP_RST_STAT   BIT_4_6 /* CU Dump & reset statistics cntrs */
  279. /*- RUC fields */
  280. #define SCB_RUC_MASK            BIT_0_2 /* RUC 3-bit Mask */
  281. #define SCB_RUC_START           BIT_0 /* RU Start */
  282. #define SCB_RUC_RESUME          BIT_1 /* RU Resume */
  283. #define SCB_RUC_ABORT           BIT_2 /* RU Abort */
  284. #define SCB_RUC_LOAD_HDS        (BIT_0 | BIT_2) /* Load RFD Header Data Size */
  285. #define SCB_RUC_LOAD_BASE       (BIT_1 | BIT_2) /* Load the RU base */
  286. #define SCB_RUC_RBD_RESUME      BIT_0_2 /* RBD resume */
  288. /* Interrupt fields (assuming byte addressing) */
  289. #define SCB_INT_MASK            BIT_0 /* Mask interrupts */
  290. #define SCB_SOFT_INT            BIT_1 /* Generate a S/W interrupt */
  291. /*  Specific Interrupt Mask Bits (upper byte of SCB Command word) */
  292. #define SCB_FCP_INT_MASK        BIT_2 /* Flow Control Pause */
  293. #define SCB_ER_INT_MASK         BIT_3 /* Early Receive */
  294. #define SCB_RNR_INT_MASK        BIT_4 /* RU Not Ready */
  295. #define SCB_CNA_INT_MASK        BIT_5 /* CU Not Active */
  296. #define SCB_FR_INT_MASK         BIT_6 /* Frame Received */
  297. #define SCB_CX_INT_MASK         BIT_7 /* CU eXecution w/ I-bit done */
  298. #define SCB_BACHELOR_INT_MASK   BIT_2_7 /* 82558 interrupt mask bits */
  300. #define SCB_GCR2_EEPROM_ACCESS_SEMAPHORE BIT_7
  302. /* EEPROM bit definitions */
  303. /*- EEPROM control register bits */
  304. #define EN_TRNF          0x10 /* Enable turnoff */
  305. #define EEDO             0x08 /* EEPROM data out */
  306. #define EEDI             0x04 /* EEPROM data in (set for writing data) */
  307. #define EECS             0x02 /* EEPROM chip select (1=hi, 0=lo) */
  308. #define EESK             0x01 /* EEPROM shift clock (1=hi, 0=lo) */
  310. /*- EEPROM opcodes */
  311. #define EEPROM_READ_OPCODE          06
  312. #define EEPROM_WRITE_OPCODE         05
  313. #define EEPROM_ERASE_OPCODE         07
  314. #define EEPROM_EWEN_OPCODE          19 /* Erase/write enable */
  315. #define EEPROM_EWDS_OPCODE          16 /* Erase/write disable */
  317. /*- EEPROM data locations */
  318. #define EEPROM_NODE_ADDRESS_BYTE_0      0
  319. #define EEPROM_COMPATIBILITY_WORD       3
  320. #define EEPROM_PWA_NO                   8
  321. #define EEPROM_ID_WORD 0x0A
  323. #define EEPROM_SUM                      0xbaba
  325. // Zero Locking Algorithm definitions:
  326. #define ZLOCK_ZERO_MASK 0x00F0
  327. #define ZLOCK_MAX_READS 50
  328. #define ZLOCK_SET_ZERO 0x2010
  329. #define ZLOCK_MAX_SLEEP 300 * HZ
  330. #define ZLOCK_MAX_ERRORS 300
  332. /* E100 Action Commands */
  333. #define CB_IA_ADDRESS           1
  334. #define CB_CONFIGURE            2
  335. #define CB_MULTICAST            3
  336. #define CB_TRANSMIT             4
  337. #define CB_LOAD_MICROCODE       5
  338. #define CB_LOAD_FILTER 8
  339. #define CB_MAX_NONTX_CMD        9
  340. #define CB_IPCB_TRANSMIT        9
  342. /* Pre-defined Filter Bits */
  343. #define CB_FILTER_EL            0x80000000
  344. #define CB_FILTER_FIX           0x40000000
  345. #define CB_FILTER_ARP           0x08000000
  346. #define CB_FILTER_IA_MATCH      0x02000000
  348. /* Command Block (CB) Field Definitions */
  349. /*- CB Command Word */
  350. #define CB_EL_BIT           BIT_15 /* CB EL Bit */
  351. #define CB_S_BIT            BIT_14 /* CB Suspend Bit */
  352. #define CB_I_BIT            BIT_13 /* CB Interrupt Bit */
  353. #define CB_TX_SF_BIT        BIT_3 /* TX CB Flexible Mode */
  354. #define CB_CMD_MASK         BIT_0_3 /* CB 4-bit CMD Mask */
  355. #define CB_CID_DEFAULT      (0x1f << 8) /* CB 5-bit CID (max value) */
  357. /*- CB Status Word */
  358. #define CB_STATUS_MASK          BIT_12_15 /* CB Status Mask (4-bits) */
  359. #define CB_STATUS_COMPLETE      BIT_15 /* CB Complete Bit */
  360. #define CB_STATUS_OK            BIT_13 /* CB OK Bit */
  361. #define CB_STATUS_UNDERRUN      BIT_12 /* CB A Bit */
  362. #define CB_STATUS_FAIL          BIT_11 /* CB Fail (F) Bit */
  364. /*misc command bits */
  365. #define CB_TX_EOF_BIT           BIT_15 /* TX CB/TBD EOF Bit */
  367. /* Config params */
  368. #define CB_CFIG_BYTE_COUNT          22 /* 22 config bytes */
  369. #define CB_CFIG_D102_BYTE_COUNT    10
  371. /* Receive Frame Descriptor Fields */
  373. /*- RFD Status Bits */
  374. #define RFD_RECEIVE_COLLISION   BIT_0 /* Collision detected on Receive */
  375. #define RFD_IA_MATCH            BIT_1 /* Indv Address Match Bit */
  376. #define RFD_RX_ERR              BIT_4 /* RX_ERR pin on Phy was set */
  377. #define RFD_FRAME_TOO_SHORT     BIT_7 /* Receive Frame Short */
  378. #define RFD_DMA_OVERRUN         BIT_8 /* Receive DMA Overrun */
  379. #define RFD_NO_RESOURCES        BIT_9 /* No Buffer Space */
  380. #define RFD_ALIGNMENT_ERROR     BIT_10 /* Alignment Error */
  381. #define RFD_CRC_ERROR           BIT_11 /* CRC Error */
  382. #define RFD_STATUS_OK           BIT_13 /* RFD OK Bit */
  383. #define RFD_STATUS_COMPLETE     BIT_15 /* RFD Complete Bit */
  385. /*- RFD Command Bits*/
  386. #define RFD_EL_BIT      BIT_15 /* RFD EL Bit */
  387. #define RFD_S_BIT       BIT_14 /* RFD Suspend Bit */
  388. #define RFD_H_BIT       BIT_4 /* Header RFD Bit */
  389. #define RFD_SF_BIT      BIT_3 /* RFD Flexible Mode */
  391. /*- RFD misc bits*/
  392. #define RFD_EOF_BIT         BIT_15 /* RFD End-Of-Frame Bit */
  393. #define RFD_F_BIT           BIT_14 /* RFD Buffer Fetch Bit */
  394. #define RFD_ACT_COUNT_MASK  BIT_0_13 /* RFD Actual Count Mask */
  396. /* Receive Buffer Descriptor Fields*/
  397. #define RBD_EOF_BIT             BIT_15 /* RBD End-Of-Frame Bit */
  398. #define RBD_F_BIT               BIT_14 /* RBD Buffer Fetch Bit */
  399. #define RBD_ACT_COUNT_MASK      BIT_0_13 /* RBD Actual Count Mask */
  401. #define SIZE_FIELD_MASK     BIT_0_13 /* Size of the associated buffer */
  402. #define RBD_EL_BIT          BIT_15 /* RBD EL Bit */
  404. /* Self Test Results*/
  405. #define CB_SELFTEST_FAIL_BIT        BIT_12
  406. #define CB_SELFTEST_DIAG_BIT        BIT_5
  407. #define CB_SELFTEST_REGISTER_BIT    BIT_3
  408. #define CB_SELFTEST_ROM_BIT         BIT_2
  410. #define CB_SELFTEST_ERROR_MASK ( 
  411.                 CB_SELFTEST_FAIL_BIT | CB_SELFTEST_DIAG_BIT | 
  412.                 CB_SELFTEST_REGISTER_BIT | CB_SELFTEST_ROM_BIT)
  414. /* adapter vendor & device ids */
  415. #define PCI_OHIO_BOARD   0x10f0 /* subdevice ID, Ohio dual port nic */
  417. /* Values for PCI_REV_ID_REGISTER values */
  418. #define D101A4_REV_ID      4 /* 82558 A4 stepping */
  419. #define D101B0_REV_ID      5 /* 82558 B0 stepping */
  420. #define D101MA_REV_ID      8 /* 82559 A0 stepping */
  421. #define D101S_REV_ID      9 /* 82559S A-step */
  422. #define D102_REV_ID      12
  423. #define D102C_REV_ID     13 /* 82550 step C */
  424. #define D102E_REV_ID     15
  426. /* ############Start of 82555 specific defines################## */
  428. #define PHY_82555_LED_SWITCH_CONTROL     0x1b /* 82555 led switch control register */
  430. /* 82555 led switch control reg. opcodes */
  431. #define PHY_82555_LED_NORMAL_CONTROL    0 // control back to the 8255X
  432. #define PHY_82555_LED_DRIVER_CONTROL    BIT_2 // the driver is in control
  433. #define PHY_82555_LED_OFF               BIT_2 // activity LED is off
  434. #define PHY_82555_LED_ON_559           (BIT_0 | BIT_2) // activity LED is on for 559 and later
  435. #define PHY_82555_LED_ON_PRE_559       (BIT_0 | BIT_1 | BIT_2) // activity LED is on for 558 and before
  437. // Describe the state of the phy led.
  438. // needed for the function : 'e100_blink_timer'
  439. enum led_state_e {
  440. LED_OFF = 0,
  441. LED_ON,
  442. };
  444. /* ############End of 82555 specific defines##################### */
  446. #define RFD_PARSE_BIT BIT_3
  447. #define RFD_TCP_PACKET 0x00
  448. #define RFD_UDP_PACKET 0x01
  449. #define TCPUDP_CHECKSUM_BIT_VALID BIT_4
  450. #define TCPUDP_CHECKSUM_VALID BIT_5
  451. #define CHECKSUM_PROTOCOL_MASK 0x03
  453. #define VLAN_SIZE   4
  454. #define CHKSUM_SIZE 2
  455. #define RFD_DATA_SIZE (ETH_FRAME_LEN + CHKSUM_SIZE + VLAN_SIZE)
  457. /* Bits for bdp->flags */
  458. #define DF_LINK_FC_CAP     0x00000001 /* Link is flow control capable */
  459. #define DF_CSUM_OFFLOAD    0x00000002
  460. #define DF_UCODE_LOADED    0x00000004
  461. #define USE_IPCB           0x00000008 /* set if using ipcb for transmits */
  462. #define IS_BACHELOR        0x00000010 /* set if 82558 or newer board */
  463. #define IS_ICH             0x00000020
  464. #define DF_SPEED_FORCED    0x00000040 /* set if speed is forced */
  465. #define LED_IS_ON    0x00000080 /* LED is turned ON by the driver */
  466. #define DF_LINK_FC_TX_ONLY 0x00000100 /* Received PAUSE frames are honored*/
  468. typedef struct net_device_stats net_dev_stats_t;
  470. /* needed macros */
  471. /* These macros use the bdp pointer. If you use them it better be defined */
  472. #define PREV_TCB_USED(X)  ((X).tail ? (X).tail - 1 : bdp->params.TxDescriptors - 1)
  473. #define NEXT_TCB_TOUSE(X) ((((X) + 1) >= bdp->params.TxDescriptors) ? 0 : (X) + 1)
  474. #define TCB_TO_USE(X)     ((X).tail)
  475. #define TCBS_AVAIL(X)     (NEXT_TCB_TOUSE( NEXT_TCB_TOUSE((X).tail)) != (X).head)
  477. #define RFD_POINTER(skb,bdp)      ((rfd_t *) (((unsigned char *)((skb)->data))-((bdp)->rfd_size)))
  478. #define SKB_RFD_STATUS(skb,bdp)   ((RFD_POINTER((skb),(bdp)))->rfd_header.cb_status)
  480. /* ====================================================================== */
  481. /*                              82557                                     */
  482. /* ====================================================================== */
  484. /* Changed for 82558 enhancement */
  485. typedef struct _d101_scb_ext_t {
  486. u32 scb_rx_dma_cnt; /* Rx DMA byte count */
  487. u8 scb_early_rx_int; /* Early Rx DMA byte count */
  488. u8 scb_fc_thld; /* Flow Control threshold */
  489. u8 scb_fc_xon_xoff; /* Flow Control XON/XOFF values */
  490. u8 scb_pmdr; /* Power Mgmt. Driver Reg */
  491. } d101_scb_ext __attribute__ ((__packed__));
  493. /* Changed for 82559 enhancement */
  494. typedef struct _d101m_scb_ext_t {
  495. u32 scb_rx_dma_cnt; /* Rx DMA byte count */
  496. u8 scb_early_rx_int; /* Early Rx DMA byte count */
  497. u8 scb_fc_thld; /* Flow Control threshold */
  498. u8 scb_fc_xon_xoff; /* Flow Control XON/XOFF values */
  499. u8 scb_pmdr; /* Power Mgmt. Driver Reg */
  500. u8 scb_gen_ctrl; /* General Control */
  501. u8 scb_gen_stat; /* General Status */
  502. u16 scb_reserved; /* Reserved */
  503. u32 scb_function_event; /* Cardbus Function Event */
  504. u32 scb_function_event_mask; /* Cardbus Function Mask */
  505. u32 scb_function_present_state; /* Cardbus Function state */
  506. u32 scb_force_event; /* Cardbus Force Event */
  507. } d101m_scb_ext __attribute__ ((__packed__));
  509. /* Changed for 82550 enhancement */
  510. typedef struct _d102_scb_ext_t {
  511. u32 scb_rx_dma_cnt; /* Rx DMA byte count */
  512. u8 scb_early_rx_int; /* Early Rx DMA byte count */
  513. u8 scb_fc_thld; /* Flow Control threshold */
  514. u8 scb_fc_xon_xoff; /* Flow Control XON/XOFF values */
  515. u8 scb_pmdr; /* Power Mgmt. Driver Reg */
  516. u8 scb_gen_ctrl; /* General Control */
  517. u8 scb_gen_stat; /* General Status */
  518. u8 scb_gen_ctrl2;
  519. u8 scb_reserved; /* Reserved */
  520. u32 scb_scheduling_reg;
  521. u32 scb_reserved2;
  522. u32 scb_function_event; /* Cardbus Function Event */
  523. u32 scb_function_event_mask; /* Cardbus Function Mask */
  524. u32 scb_function_present_state; /* Cardbus Function state */
  525. u32 scb_force_event; /* Cardbus Force Event */
  526. } d102_scb_ext __attribute__ ((__packed__));
  528. /*
  529.  * 82557 status control block. this will be memory mapped & will hang of the
  530.  * the bdp, which hangs of the bdp. This is the brain of it.
  531.  */
  532. typedef struct _scb_t {
  533. u16 scb_status; /* SCB Status register */
  534. u8 scb_cmd_low; /* SCB Command register (low byte) */
  535. u8 scb_cmd_hi; /* SCB Command register (high byte) */
  536. u32 scb_gen_ptr; /* SCB General pointer */
  537. u32 scb_port; /* PORT register */
  538. u16 scb_flsh_cntrl; /* Flash Control register */
  539. u16 scb_eprm_cntrl; /* EEPROM control register */
  540. u32 scb_mdi_cntrl; /* MDI Control Register */
  541. /* Changed for 82558 enhancement */
  542. union {
  543. u32 scb_rx_dma_cnt; /* Rx DMA byte count */
  544. d101_scb_ext d101_scb; /* 82558/9 specific fields */
  545. d101m_scb_ext d101m_scb; /* 82559 specific fields */
  546. d102_scb_ext d102_scb;
  547. } scb_ext;
  548. } scb_t __attribute__ ((__packed__));
  550. /* Self test
  551.  * This is used to dump results of the self test 
  552.  */
  553. typedef struct _self_test_t {
  554. u32 st_sign; /* Self Test Signature */
  555. u32 st_result; /* Self Test Results */
  556. } self_test_t __attribute__ ((__packed__));
  558. /* 
  559.  *  Statistical Counters 
  560.  */
  561. /* 82557 counters */
  562. typedef struct _basic_cntr_t {
  563. u32 xmt_gd_frames; /* Good frames transmitted */
  564. u32 xmt_max_coll; /* Fatal frames -- had max collisions */
  565. u32 xmt_late_coll; /* Fatal frames -- had a late coll. */
  566. u32 xmt_uruns; /* Xmit underruns (fatal or re-transmit) */
  567. u32 xmt_lost_crs; /* Frames transmitted without CRS */
  568. u32 xmt_deferred; /* Deferred transmits */
  569. u32 xmt_sngl_coll; /* Transmits that had 1 and only 1 coll. */
  570. u32 xmt_mlt_coll; /* Transmits that had multiple coll. */
  571. u32 xmt_ttl_coll; /* Transmits that had 1+ collisions. */
  572. u32 rcv_gd_frames; /* Good frames received */
  573. u32 rcv_crc_errs; /* Aligned frames that had a CRC error */
  574. u32 rcv_algn_errs; /* Receives that had alignment errors */
  575. u32 rcv_rsrc_err; /* Good frame dropped cuz no resources */
  576. u32 rcv_oruns; /* Overrun errors - bus was busy */
  577. u32 rcv_err_coll; /* Received frms. that encountered coll. */
  578. u32 rcv_shrt_frames; /* Received frames that were to short */
  579. } basic_cntr_t;
  581. /* 82558 extended statistic counters */
  582. typedef struct _ext_cntr_t {
  583. u32 xmt_fc_frames;
  584. u32 rcv_fc_frames;
  585. u32 rcv_fc_unsupported;
  586. } ext_cntr_t;
  588. /* 82559 TCO statistic counters */
  589. typedef struct _tco_cntr_t {
  590. u16 xmt_tco_frames;
  591. u16 rcv_tco_frames;
  592. } tco_cntr_t;
  594. /* Structures to access thet physical dump area */
  595. /* Use one of these types, according to the statisitcal counters mode,
  596.    to cast the pointer to the physical dump area and access the cmd_complete
  597.    DWORD. */
  599. /* 557-mode : only basic counters + cmd_complete */
  600. typedef struct _err_cntr_557_t {
  601. basic_cntr_t basic_stats;
  602. u32 cmd_complete;
  603. } err_cntr_557_t;
  605. /* 558-mode : basic + extended counters + cmd_complete */
  606. typedef struct _err_cntr_558_t {
  607. basic_cntr_t basic_stats;
  608. ext_cntr_t extended_stats;
  609. u32 cmd_complete;
  610. } err_cntr_558_t;
  612. /* 559-mode : basic + extended + TCO counters + cmd_complete */
  613. typedef struct _err_cntr_559_t {
  614. basic_cntr_t basic_stats;
  615. ext_cntr_t extended_stats;
  616. tco_cntr_t tco_stats;
  617. u32 cmd_complete;
  618. } err_cntr_559_t;
  620. /* This typedef defines the struct needed to hold the largest number of counters */
  621. typedef err_cntr_559_t max_counters_t;
  623. /* Different statistical-counters mode the controller may be in */
  624. typedef enum _stat_mode_t {
  625. E100_BASIC_STATS = 0, /* 82557 stats : 16 counters / 16 dw */
  626. E100_EXTENDED_STATS, /* 82558 stats : 19 counters / 19 dw */
  627. E100_TCO_STATS /* 82559 stats : 21 counters / 20 dw */
  628. } stat_mode_t;
  630. /* dump statistical counters complete codes */
  631. #define DUMP_STAT_COMPLETED 0xA005
  632. #define DUMP_RST_STAT_COMPLETED 0xA007
  634. /* Command Block (CB) Generic Header Structure*/
  635. typedef struct _cb_header_t {
  636. u16 cb_status; /* Command Block Status */
  637. u16 cb_cmd; /* Command Block Command */
  638. u32 cb_lnk_ptr; /* Link To Next CB */
  639. } cb_header_t __attribute__ ((__packed__));
  641. //* Individual Address Command Block (IA_CB)*/
  642. typedef struct _ia_cb_t {
  643. cb_header_t ia_cb_hdr;
  644. u8 ia_addr[ETH_ALEN];
  645. } ia_cb_t __attribute__ ((__packed__));
  647. /* Configure Command Block (CONFIG_CB)*/
  648. typedef struct _config_cb_t {
  649. cb_header_t cfg_cbhdr;
  650. u8 cfg_byte[CB_CFIG_BYTE_COUNT + CB_CFIG_D102_BYTE_COUNT];
  651. } config_cb_t __attribute__ ((__packed__));
  653. /* MultiCast Command Block (MULTICAST_CB)*/
  654. typedef struct _multicast_cb_t {
  655. cb_header_t mc_cbhdr;
  656. u16 mc_count; /* Number of multicast addresses */
  657. u8 mc_addr[(ETH_ALEN * MAX_MULTICAST_ADDRS)];
  658. } mltcst_cb_t __attribute__ ((__packed__));
  660. #define UCODE_MAX_DWORDS 134
  661. /* Load Microcode Command Block (LOAD_UCODE_CB)*/
  662. typedef struct _load_ucode_cb_t {
  663. cb_header_t load_ucode_cbhdr;
  664. u32 ucode_dword[UCODE_MAX_DWORDS];
  665. } load_ucode_cb_t __attribute__ ((__packed__));
  667. /* Load Programmable Filter Data*/
  668. typedef struct _filter_cb_t {
  669. cb_header_t filter_cb_hdr;
  670. u32 filter_data[MAX_FILTER];
  671. } filter_cb_t __attribute__ ((__packed__));
  673. /* NON_TRANSMIT_CB -- Generic Non-Transmit Command Block 
  674.  */
  675. typedef struct _nxmit_cb_t {
  676. union {
  677. config_cb_t config;
  678. ia_cb_t setup;
  679. load_ucode_cb_t load_ucode;
  680. mltcst_cb_t multicast;
  681. filter_cb_t filter;
  682. } ntcb;
  683. } nxmit_cb_t __attribute__ ((__packed__));
  685. /*Block for queuing for postponed execution of the non-transmit commands*/
  686. typedef struct _nxmit_cb_entry_t {
  687. struct list_head list_elem;
  688. nxmit_cb_t *non_tx_cmd;
  689. dma_addr_t dma_addr;
  690. unsigned long expiration_time;
  691. } nxmit_cb_entry_t;
  693. /* States for postponed non tx commands execution */
  694. typedef enum _non_tx_cmd_state_t {
  695. E100_NON_TX_IDLE = 0, /* No queued NON-TX commands */
  696. E100_WAIT_TX_FINISH, /* Wait for completion of the TX activities */
  697. E100_WAIT_NON_TX_FINISH /* Wait for completion of the non TX command */
  698. } non_tx_cmd_state_t;
  700. /* some defines for the ipcb */
  701. #define IPCB_IP_CHECKSUM_ENABLE  BIT_4
  702. #define IPCB_TCPUDP_CHECKSUM_ENABLE BIT_5
  703. #define IPCB_TCP_PACKET  BIT_6
  704. #define IPCB_LARGESEND_ENABLE  BIT_7
  705. #define IPCB_HARDWAREPARSING_ENABLE BIT_0
  706. #define IPCB_INSERTVLAN_ENABLE  BIT_1
  707. #define IPCB_IP_ACTIVATION_DEFAULT      IPCB_HARDWAREPARSING_ENABLE
  709. #define FOLD_CSUM(_XSUM)  ((((_XSUM << 16) | (_XSUM >> 16)) + _XSUM) >> 16)
  711. /* Transmit Buffer Descriptor (TBD)*/
  712. typedef struct _tbd_t {
  713. u32 tbd_buf_addr; /* Physical Transmit Buffer Address */
  714. u16 tbd_buf_cnt; /* Actual Count Of Bytes */
  715. u16 padd;
  716. } tbd_t __attribute__ ((__packed__));
  718. /* d102 specific fields */
  719. typedef struct _tcb_ipcb_t {
  720. u16 schedule_low;
  721. u8 ip_schedule;
  722. u8 ip_activation_high;
  723. u16 vlan;
  724. u8 ip_header_offset;
  725. u8 tcp_header_offset;
  726. union {
  727. u32 sec_rec_phys_addr;
  728. u32 tbd_zero_address;
  729. } tbd_sec_addr;
  730. union {
  731. u16 sec_rec_size;
  732. u16 tbd_zero_size;
  733. } tbd_sec_size;
  734. u16 total_tcp_payload;
  735. } tcb_ipcb_t __attribute__ ((__packed__));
  737. #define E100_TBD_ARRAY_SIZE (2+MAX_SKB_FRAGS)
  739. /* Transmit Command Block (TCB)*/
  740. struct _tcb_t {
  741. cb_header_t tcb_hdr;
  742. u32 tcb_tbd_ptr; /* TBD address */
  743. u16 tcb_cnt; /* Data Bytes In TCB past header */
  744. u8 tcb_thrshld; /* TX Threshold for FIFO Extender */
  745. u8 tcb_tbd_num;
  747. union {
  748. tcb_ipcb_t ipcb; /* d102 ipcb fields */
  749. tbd_t tbd_array[E100_TBD_ARRAY_SIZE];
  750. } tcbu;
  752. /* From here onward we can dump anything we want as long as the
  753.  * size of the total structure is a multiple of a paragraph
  754.  * boundary ( i.e. -16 bit aligned ).
  755.  */
  756. tbd_t *tbd_ptr;
  758. u32 tcb_tbd_dflt_ptr; /* TBD address for non-segmented packet */
  759. u32 tcb_tbd_expand_ptr; /* TBD address for segmented packet */
  761. struct sk_buff *tcb_skb; /* the associated socket buffer */
  762. dma_addr_t tcb_phys; /* phys addr of the TCB */
  763. } __attribute__ ((__packed__));
  765. #define _TCB_T_
  766. typedef struct _tcb_t tcb_t;
  768. /* Receive Frame Descriptor (RFD) - will be using the simple model*/
  769. struct _rfd_t {
  770. /* 8255x */
  771. cb_header_t rfd_header;
  772. u32 rfd_rbd_ptr; /* Receive Buffer Descriptor Addr */
  773. u16 rfd_act_cnt; /* Number Of Bytes Received */
  774. u16 rfd_sz; /* Number Of Bytes In RFD */
  775. /* D102 aka Gamla */
  776. u16 vlanid;
  777. u8 rcvparserstatus;
  778. u8 reserved;
  779. u16 securitystatus;
  780. u8 checksumstatus;
  781. u8 zerocopystatus;
  782. u8 pad[8]; /* data should be 16 byte aligned */
  783. u8 data[RFD_DATA_SIZE];
  785. } __attribute__ ((__packed__));
  787. #define _RFD_T_
  788. typedef struct _rfd_t rfd_t;
  790. /* Receive Buffer Descriptor (RBD)*/
  791. typedef struct _rbd_t {
  792. u16 rbd_act_cnt; /* Number Of Bytes Received */
  793. u16 rbd_filler;
  794. u32 rbd_lnk_addr; /* Link To Next RBD */
  795. u32 rbd_rcb_addr; /* Receive Buffer Address */
  796. u16 rbd_sz; /* Receive Buffer Size */
  797. u16 rbd_filler1;
  798. } rbd_t __attribute__ ((__packed__));
  800. /*
  801.  * This structure is used to maintain a FIFO access to a resource that is 
  802.  * maintained as a circular queue. The resource to be maintained is pointed
  803.  * to by the "data" field in the structure below. In this driver the TCBs', 
  804.  * TBDs' & RFDs' are maintained  as a circular queue & are managed thru this
  805.  * structure.
  806.  */
  807. typedef struct _buf_pool_t {
  808. unsigned int head; /* index to first used resource */
  809. unsigned int tail; /* index to last used resource */
  810. void *data; /* points to resource pool */
  811. } buf_pool_t;
  813. /*Rx skb holding structure*/
  814. struct rx_list_elem {
  815. struct list_head list_elem;
  816. dma_addr_t dma_addr;
  817. struct sk_buff *skb;
  818. };
  820. enum next_cu_cmd_e { RESUME_NO_WAIT = 0, RESUME_WAIT, START_WAIT };
  821. enum zlock_state_e { ZLOCK_INITIAL, ZLOCK_READING, ZLOCK_SLEEPING };
  822. enum tx_queue_stop_type { LONG_STOP = 0, SHORT_STOP };
  824. /* 64 bit aligned size */
  825. #define E100_SIZE_64A(X) ((sizeof(X) + 7) & ~0x7)
  827. typedef struct _bd_dma_able_t {
  828. char selftest[E100_SIZE_64A(self_test_t)];
  829. char stats_counters[E100_SIZE_64A(max_counters_t)];
  830. } bd_dma_able_t;
  832. /* bit masks for bool parameters */
  833. #define PRM_XSUMRX       0x00000001
  834. #define PRM_UCODE        0x00000002
  835. #define PRM_FC           0x00000004
  836. #define PRM_IFS          0x00000008
  837. #define PRM_BUNDLE_SMALL 0x00000010
  839. struct cfg_params {
  840. int e100_speed_duplex;
  841. int RxDescriptors;
  842. int TxDescriptors;
  843. int IntDelay;
  844. int BundleMax;
  845. int ber;
  846. u32 b_params;
  847. };
  848. struct ethtool_lpbk_data{
  849.         dma_addr_t dma_handle;
  850.         tcb_t *tcb;
  851.         rfd_t *rfd;
  853. };
  855. struct e100_private {
  856. u32 flags; /* board management flags */
  857. u32 tx_per_underrun; /* number of good tx frames per underrun */
  858. unsigned int tx_count; /* count of tx frames, so we can request an interrupt */
  859. u8 tx_thld; /* stores transmit threshold */
  860. u16 eeprom_size;
  861. u32 pwa_no; /* PWA: xxxxxx-0xx */
  862. u8 perm_node_address[ETH_ALEN];
  863. struct list_head active_rx_list; /* list of rx buffers */
  864. struct list_head rx_struct_pool; /* pool of rx buffer struct headers */
  865. u16 rfd_size; /* size of the adapter's RFD struct */
  866. int skb_req; /* number of skbs neede by the adapter */
  867. u8 intr_mask; /* mask for interrupt status */
  869. void *dma_able; /* dma allocated structs */
  870. dma_addr_t dma_able_phys;
  871. self_test_t *selftest; /* pointer to self test area */
  872. dma_addr_t selftest_phys; /* phys addr of selftest */
  873. max_counters_t *stats_counters; /* pointer to stats table */
  874. dma_addr_t stat_cnt_phys; /* phys addr of stat counter area */
  876. stat_mode_t stat_mode; /* statistics mode: extended, TCO, basic */
  877. scb_t *scb; /* memory mapped ptr to 82557 scb */
  879. tcb_t *last_tcb; /* pointer to last tcb sent */
  880. buf_pool_t tcb_pool; /* adapter's TCB array */
  881. dma_addr_t tcb_phys; /* phys addr of start of TCBs */
  883. u16 cur_line_speed;
  884. u16 cur_dplx_mode;
  886. struct net_device *device;
  887. struct pci_dev *pdev;
  888. struct driver_stats drv_stats;
  890. u8 rev_id; /* adapter PCI revision ID */
  891. unsigned long device_type; /* device type from e100_vendor.h */
  893. unsigned int phy_addr; /* address of PHY component */
  894. unsigned int PhyId; /* ID of PHY component */
  895. unsigned int PhyState; /* state for the fix squelch algorithm */
  896. unsigned int PhyDelay; /* delay for the fix squelch algorithm */
  898. /* Lock defintions for the driver */
  899. spinlock_t bd_lock; /* board lock */
  900. spinlock_t bd_non_tx_lock; /* Non transmit command lock  */
  901. spinlock_t config_lock; /* config block lock */
  902. spinlock_t mdi_access_lock; /* mdi lock */
  904. struct timer_list watchdog_timer; /* watchdog timer id */
  906. /* non-tx commands parameters */
  907. struct timer_list nontx_timer_id; /* non-tx timer id */
  908. struct list_head non_tx_cmd_list;
  909. non_tx_cmd_state_t non_tx_command_state;
  910. nxmit_cb_entry_t *same_cmd_entry[CB_MAX_NONTX_CMD];
  912. enum next_cu_cmd_e next_cu_cmd;
  914. /* Zero Locking Algorithm data members */
  915. enum zlock_state_e zlock_state;
  916. u8 zlock_read_data[16]; /* number of times each value 0-15 was read */
  917. u16 zlock_read_cnt; /* counts number of reads */
  918. ulong zlock_sleep_cnt; /* keeps track of "sleep" time */
  920. u8 config[CB_CFIG_BYTE_COUNT + CB_CFIG_D102_BYTE_COUNT];
  922. /* IFS params */
  923. u8 ifs_state;
  924. u8 ifs_value;
  926. struct cfg_params params; /* adapter's command line parameters */
  928. struct proc_dir_entry *proc_parent;
  930. rwlock_t isolate_lock;
  931. int driver_isolated;
  932. char *id_string;
  933. char *cable_status;
  934. char *mdix_status;
  936. /* Variables for HWI */
  937. int saved_open_circut;
  938. int saved_short_circut;
  939. int saved_distance;
  940. int saved_i;
  941. int saved_same;
  942. unsigned char hwi_started;
  943. struct timer_list hwi_timer; /* hwi timer id */
  945. u32 speed_duplex_caps; /* adapter's speed/duplex capabilities */
  947. /* WOL params for ethtool */
  948. u32 wolsupported;
  949. u32 wolopts;
  950. u16 ip_lbytes;
  951. struct ethtool_lpbk_data loopback;
  952. struct timer_list blink_timer; /* led blink timer id */
  954. #ifdef CONFIG_PM
  955. u32 pci_state[16];
  956. #endif
  957. char ifname[IFNAMSIZ];
  958. };
  960. #define E100_AUTONEG        0
  961. #define E100_SPEED_10_HALF  1
  962. #define E100_SPEED_10_FULL  2
  963. #define E100_SPEED_100_HALF 3
  964. #define E100_SPEED_100_FULL 4
  966. /********* function prototypes *************/
  967. extern void e100_isolate_driver(struct e100_private *bdp);
  968. extern void e100_sw_reset(struct e100_private *bdp, u32 reset_cmd);
  969. extern void e100_start_cu(struct e100_private *bdp, tcb_t *tcb);
  970. extern void e100_free_non_tx_cmd(struct e100_private *bdp,
  971.  nxmit_cb_entry_t *non_tx_cmd);
  972. extern nxmit_cb_entry_t *e100_alloc_non_tx_cmd(struct e100_private *bdp);
  973. extern unsigned char e100_exec_non_cu_cmd(struct e100_private *bdp,
  974.   nxmit_cb_entry_t *cmd);
  975. extern unsigned char e100_selftest(struct e100_private *bdp, u32 *st_timeout,
  976.    u32 *st_result);
  977. extern unsigned char e100_get_link_state(struct e100_private *bdp);
  978. extern unsigned char e100_wait_scb(struct e100_private *bdp);
  980. extern void e100_deisolate_driver(struct e100_private *bdp,
  981.   u8 recover, u8 full_reset);
  982. extern unsigned char e100_hw_reset_recover(struct e100_private *bdp,
  983.    u32 reset_cmd);
  985. #define ROM_TEST_FAIL 0x01
  986. #define REGISTER_TEST_FAIL 0x02
  987. #define SELF_TEST_FAIL 0x04
  988. #define TEST_TIMEOUT 0x08
  990. enum test_offsets {
  991. E100_EEPROM_TEST_FAIL = 0,
  992. E100_CHIP_TIMEOUT,
  993. E100_ROM_TEST_FAIL,
  994. E100_REG_TEST_FAIL,
  995. E100_MAC_TEST_FAIL,
  996. E100_LPBK_MAC_FAIL,
  997. E100_LPBK_PHY_FAIL,
  998. E100_MAX_TEST_RES
  999. };
  1001. #endif