开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Linux/Unix编程 > 查看源码
tg3.h
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：69k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

tg3.h：源码内容
  1. /* $Id: tg3.h,v 1.37.2.32 2002/03/11 12:18:18 davem Exp $
  2.  * tg3.h: Definitions for Broadcom Tigon3 ethernet driver.
  3.  *
  4.  * Copyright (C) 2001, 2002 David S. Miller (davem@redhat.com)
  5.  * Copyright (C) 2001 Jeff Garzik (jgarzik@mandrakesoft.com)
  6.  */
  8. #ifndef _T3_H
  9. #define _T3_H
  11. #define TG3_64BIT_REG_HIGH 0x00UL
  12. #define TG3_64BIT_REG_LOW 0x04UL
  14. /* Descriptor block info. */
  15. #define TG3_BDINFO_HOST_ADDR 0x0UL /* 64-bit */
  16. #define TG3_BDINFO_MAXLEN_FLAGS 0x8UL /* 32-bit */
  17. #define  BDINFO_FLAGS_USE_EXT_RECV  0x00000001 /* ext rx_buffer_desc */
  18. #define  BDINFO_FLAGS_DISABLED  0x00000002
  19. #define  BDINFO_FLAGS_MAXLEN_MASK  0xffff0000
  20. #define  BDINFO_FLAGS_MAXLEN_SHIFT  16
  21. #define TG3_BDINFO_NIC_ADDR 0xcUL /* 32-bit */
  22. #define TG3_BDINFO_SIZE 0x10UL
  24. #define RX_COPY_THRESHOLD   256
  26. #define RX_STD_MAX_SIZE 1536
  27. #define RX_JUMBO_MAX_SIZE 0xdeadbeef /* XXX */
  28. #if TG3_MINI_RING_WORKS
  29. #define RX_MINI_MAX_SIZE 256
  30. #endif
  32. /* First 256 bytes are a mirror of PCI config space. */
  33. #define TG3PCI_VENDOR 0x00000000
  34. #define  TG3PCI_VENDOR_BROADCOM  0x14e4
  35. #define TG3PCI_DEVICE 0x00000002
  36. #define  TG3PCI_DEVICE_TIGON3_1  0x1644 /* BCM5700 */
  37. #define  TG3PCI_DEVICE_TIGON3_2  0x1645 /* BCM5701 */
  38. #define  TG3PCI_DEVICE_TIGON3_3  0x1646 /* BCM5702 */
  39. #define  TG3PCI_DEVICE_TIGON3_4  0x1647 /* BCM5703 */
  40. #define TG3PCI_COMMAND 0x00000004
  41. #define TG3PCI_STATUS 0x00000006
  42. #define TG3PCI_CCREVID 0x00000008
  43. #define TG3PCI_CACHELINESZ 0x0000000c
  44. #define TG3PCI_LATTIMER 0x0000000d
  45. #define TG3PCI_HEADERTYPE 0x0000000e
  46. #define TG3PCI_BIST 0x0000000f
  47. #define TG3PCI_BASE0_LOW 0x00000010
  48. #define TG3PCI_BASE0_HIGH 0x00000014
  49. /* 0x18 --> 0x2c unused */
  50. #define TG3PCI_SUBSYSVENID 0x0000002c
  51. #define TG3PCI_SUBSYSID 0x0000002e
  52. #define TG3PCI_ROMADDR 0x00000030
  53. #define TG3PCI_CAPLIST 0x00000034
  54. /* 0x35 --> 0x3c unused */
  55. #define TG3PCI_IRQ_LINE 0x0000003c
  56. #define TG3PCI_IRQ_PIN 0x0000003d
  57. #define TG3PCI_MIN_GNT 0x0000003e
  58. #define TG3PCI_MAX_LAT 0x0000003f
  59. #define TG3PCI_X_CAPS 0x00000040
  60. #define  PCIX_CAPS_RELAXED_ORDERING  0x00020000
  61. #define  PCIX_CAPS_SPLIT_MASK  0x00700000
  62. #define  PCIX_CAPS_SPLIT_SHIFT  20
  63. #define  PCIX_CAPS_BURST_MASK  0x000c0000
  64. #define  PCIX_CAPS_BURST_SHIFT  18
  65. #define  PCIX_CAPS_MAX_BURST_5704  2
  66. #define TG3PCI_PM_CAP_PTR 0x00000041
  67. #define TG3PCI_X_COMMAND 0x00000042
  68. #define TG3PCI_X_STATUS 0x00000044
  69. #define TG3PCI_PM_CAP_ID 0x00000048
  70. #define TG3PCI_VPD_CAP_PTR 0x00000049
  71. #define TG3PCI_PM_CAPS 0x0000004a
  72. #define TG3PCI_PM_CTRL_STAT 0x0000004c
  73. #define TG3PCI_BR_SUPP_EXT 0x0000004e
  74. #define TG3PCI_PM_DATA 0x0000004f
  75. #define TG3PCI_VPD_CAP_ID 0x00000050
  76. #define TG3PCI_MSI_CAP_PTR 0x00000051
  77. #define TG3PCI_VPD_ADDR_FLAG 0x00000052
  78. #define  VPD_ADDR_FLAG_WRITE 0x00008000
  79. #define TG3PCI_VPD_DATA 0x00000054
  80. #define TG3PCI_MSI_CAP_ID 0x00000058
  81. #define TG3PCI_NXT_CAP_PTR 0x00000059
  82. #define TG3PCI_MSI_CTRL 0x0000005a
  83. #define TG3PCI_MSI_ADDR_LOW 0x0000005c
  84. #define TG3PCI_MSI_ADDR_HIGH 0x00000060
  85. #define TG3PCI_MSI_DATA 0x00000064
  86. /* 0x66 --> 0x68 unused */
  87. #define TG3PCI_MISC_HOST_CTRL 0x00000068
  88. #define  MISC_HOST_CTRL_CLEAR_INT  0x00000001
  89. #define  MISC_HOST_CTRL_MASK_PCI_INT  0x00000002
  90. #define  MISC_HOST_CTRL_BYTE_SWAP  0x00000004
  91. #define  MISC_HOST_CTRL_WORD_SWAP  0x00000008
  92. #define  MISC_HOST_CTRL_PCISTATE_RW  0x00000010
  93. #define  MISC_HOST_CTRL_CLKREG_RW  0x00000020
  94. #define  MISC_HOST_CTRL_REGWORD_SWAP  0x00000040
  95. #define  MISC_HOST_CTRL_INDIR_ACCESS  0x00000080
  96. #define  MISC_HOST_CTRL_IRQ_MASK_MODE  0x00000100
  97. #define  MISC_HOST_CTRL_TAGGED_STATUS  0x00000200
  98. #define  MISC_HOST_CTRL_CHIPREV  0xffff0000
  99. #define  MISC_HOST_CTRL_CHIPREV_SHIFT  16
  100. #define  GET_CHIP_REV_ID(MISC_HOST_CTRL) 
  101.  (((MISC_HOST_CTRL) & MISC_HOST_CTRL_CHIPREV) >> 
  102.   MISC_HOST_CTRL_CHIPREV_SHIFT)
  103. #define  CHIPREV_ID_5700_A0  0x7000
  104. #define  CHIPREV_ID_5700_A1  0x7001
  105. #define  CHIPREV_ID_5700_B0  0x7100
  106. #define  CHIPREV_ID_5700_B1  0x7101
  107. #define  CHIPREV_ID_5700_B3  0x7102
  108. #define  CHIPREV_ID_5700_ALTIMA  0x7104
  109. #define  CHIPREV_ID_5700_C0  0x7200
  110. #define  CHIPREV_ID_5701_A0  0x0000
  111. #define  CHIPREV_ID_5701_B0  0x0100
  112. #define  CHIPREV_ID_5701_B2  0x0102
  113. #define  CHIPREV_ID_5701_B5  0x0105
  114. #define  CHIPREV_ID_5703_A0  0x1000
  115. #define  CHIPREV_ID_5703_A1  0x1001
  116. #define  CHIPREV_ID_5703_A2  0x1002
  117. #define  CHIPREV_ID_5703_A3  0x1003
  118. #define  CHIPREV_ID_5704_A0  0x2000
  119. #define  GET_ASIC_REV(CHIP_REV_ID) ((CHIP_REV_ID) >> 12)
  120. #define   ASIC_REV_5700  0x07
  121. #define   ASIC_REV_5701  0x00
  122. #define   ASIC_REV_5703  0x01
  123. #define   ASIC_REV_5704  0x02
  124. #define  GET_CHIP_REV(CHIP_REV_ID) ((CHIP_REV_ID) >> 8)
  125. #define   CHIPREV_5700_AX  0x70
  126. #define   CHIPREV_5700_BX  0x71
  127. #define   CHIPREV_5700_CX  0x72
  128. #define   CHIPREV_5701_AX  0x00
  129. #define  GET_METAL_REV(CHIP_REV_ID) ((CHIP_REV_ID) & 0xff)
  130. #define   METAL_REV_A0  0x00
  131. #define   METAL_REV_A1  0x01
  132. #define   METAL_REV_B0  0x00
  133. #define   METAL_REV_B1  0x01
  134. #define   METAL_REV_B2  0x02
  135. #define TG3PCI_DMA_RW_CTRL 0x0000006c
  136. #define  DMA_RWCTRL_MIN_DMA  0x000000ff
  137. #define  DMA_RWCTRL_MIN_DMA_SHIFT  0
  138. #define  DMA_RWCTRL_READ_BNDRY_MASK  0x00000700
  139. #define  DMA_RWCTRL_READ_BNDRY_DISAB  0x00000000
  140. #define  DMA_RWCTRL_READ_BNDRY_16  0x00000100
  141. #define  DMA_RWCTRL_READ_BNDRY_32  0x00000200
  142. #define  DMA_RWCTRL_READ_BNDRY_64  0x00000300
  143. #define  DMA_RWCTRL_READ_BNDRY_128  0x00000400
  144. #define  DMA_RWCTRL_READ_BNDRY_256  0x00000500
  145. #define  DMA_RWCTRL_READ_BNDRY_512  0x00000600
  146. #define  DMA_RWCTRL_READ_BNDRY_1024  0x00000700
  147. #define  DMA_RWCTRL_WRITE_BNDRY_MASK  0x00003800
  148. #define  DMA_RWCTRL_WRITE_BNDRY_DISAB  0x00000000
  149. #define  DMA_RWCTRL_WRITE_BNDRY_16  0x00000800
  150. #define  DMA_RWCTRL_WRITE_BNDRY_32  0x00001000
  151. #define  DMA_RWCTRL_WRITE_BNDRY_64  0x00001800
  152. #define  DMA_RWCTRL_WRITE_BNDRY_128  0x00002000
  153. #define  DMA_RWCTRL_WRITE_BNDRY_256  0x00002800
  154. #define  DMA_RWCTRL_WRITE_BNDRY_512  0x00003000
  155. #define  DMA_RWCTRL_WRITE_BNDRY_1024  0x00003800
  156. #define  DMA_RWCTRL_ONE_DMA  0x00004000
  157. #define  DMA_RWCTRL_READ_WATER  0x00070000
  158. #define  DMA_RWCTRL_READ_WATER_SHIFT  16
  159. #define  DMA_RWCTRL_WRITE_WATER  0x00380000
  160. #define  DMA_RWCTRL_WRITE_WATER_SHIFT  19
  161. #define  DMA_RWCTRL_USE_MEM_READ_MULT  0x00400000
  162. #define  DMA_RWCTRL_ASSERT_ALL_BE  0x00800000
  163. #define  DMA_RWCTRL_PCI_READ_CMD  0x0f000000
  164. #define  DMA_RWCTRL_PCI_READ_CMD_SHIFT  24
  165. #define  DMA_RWCTRL_PCI_WRITE_CMD  0xf0000000
  166. #define  DMA_RWCTRL_PCI_WRITE_CMD_SHIFT  28
  167. #define TG3PCI_PCISTATE 0x00000070
  168. #define  PCISTATE_FORCE_RESET  0x00000001
  169. #define  PCISTATE_INT_NOT_ACTIVE  0x00000002
  170. #define  PCISTATE_CONV_PCI_MODE  0x00000004
  171. #define  PCISTATE_BUS_SPEED_HIGH  0x00000008
  172. #define  PCISTATE_BUS_32BIT  0x00000010
  173. #define  PCISTATE_ROM_ENABLE  0x00000020
  174. #define  PCISTATE_ROM_RETRY_ENABLE  0x00000040
  175. #define  PCISTATE_FLAT_VIEW  0x00000100
  176. #define  PCISTATE_RETRY_SAME_DMA  0x00002000
  177. #define TG3PCI_CLOCK_CTRL 0x00000074
  178. #define  CLOCK_CTRL_CORECLK_DISABLE  0x00000200
  179. #define  CLOCK_CTRL_RXCLK_DISABLE  0x00000400
  180. #define  CLOCK_CTRL_TXCLK_DISABLE  0x00000800
  181. #define  CLOCK_CTRL_ALTCLK  0x00001000
  182. #define  CLOCK_CTRL_PWRDOWN_PLL133  0x00008000
  183. #define  CLOCK_CTRL_44MHZ_CORE  0x00040000
  184. #define  CLOCK_CTRL_DELAY_PCI_GRANT  0x80000000
  185. #define TG3PCI_REG_BASE_ADDR 0x00000078
  186. #define TG3PCI_MEM_WIN_BASE_ADDR 0x0000007c
  187. #define TG3PCI_REG_DATA 0x00000080
  188. #define TG3PCI_MEM_WIN_DATA 0x00000084
  189. #define TG3PCI_MODE_CTRL 0x00000088
  190. #define TG3PCI_MISC_CFG 0x0000008c
  191. #define TG3PCI_MISC_LOCAL_CTRL 0x00000090
  192. /* 0x94 --> 0x98 unused */
  193. #define TG3PCI_STD_RING_PROD_IDX 0x00000098 /* 64-bit */
  194. #define TG3PCI_RCV_RET_RING_CON_IDX 0x000000a0 /* 64-bit */
  195. #define TG3PCI_SND_PROD_IDX 0x000000a8 /* 64-bit */
  196. /* 0xb0 --> 0x100 unused */
  198. /* 0x100 --> 0x200 unused */
  200. /* Mailbox registers */
  201. #define MAILBOX_INTERRUPT_0 0x00000200 /* 64-bit */
  202. #define MAILBOX_INTERRUPT_1 0x00000208 /* 64-bit */
  203. #define MAILBOX_INTERRUPT_2 0x00000210 /* 64-bit */
  204. #define MAILBOX_INTERRUPT_3 0x00000218 /* 64-bit */
  205. #define MAILBOX_GENERAL_0 0x00000220 /* 64-bit */
  206. #define MAILBOX_GENERAL_1 0x00000228 /* 64-bit */
  207. #define MAILBOX_GENERAL_2 0x00000230 /* 64-bit */
  208. #define MAILBOX_GENERAL_3 0x00000238 /* 64-bit */
  209. #define MAILBOX_GENERAL_4 0x00000240 /* 64-bit */
  210. #define MAILBOX_GENERAL_5 0x00000248 /* 64-bit */
  211. #define MAILBOX_GENERAL_6 0x00000250 /* 64-bit */
  212. #define MAILBOX_GENERAL_7 0x00000258 /* 64-bit */
  213. #define MAILBOX_RELOAD_STAT 0x00000260 /* 64-bit */
  214. #define MAILBOX_RCV_STD_PROD_IDX 0x00000268 /* 64-bit */
  215. #define MAILBOX_RCV_JUMBO_PROD_IDX 0x00000270 /* 64-bit */
  216. #define MAILBOX_RCV_MINI_PROD_IDX 0x00000278 /* 64-bit */
  217. #define MAILBOX_RCVRET_CON_IDX_0 0x00000280 /* 64-bit */
  218. #define MAILBOX_RCVRET_CON_IDX_1 0x00000288 /* 64-bit */
  219. #define MAILBOX_RCVRET_CON_IDX_2 0x00000290 /* 64-bit */
  220. #define MAILBOX_RCVRET_CON_IDX_3 0x00000298 /* 64-bit */
  221. #define MAILBOX_RCVRET_CON_IDX_4 0x000002a0 /* 64-bit */
  222. #define MAILBOX_RCVRET_CON_IDX_5 0x000002a8 /* 64-bit */
  223. #define MAILBOX_RCVRET_CON_IDX_6 0x000002b0 /* 64-bit */
  224. #define MAILBOX_RCVRET_CON_IDX_7 0x000002b8 /* 64-bit */
  225. #define MAILBOX_RCVRET_CON_IDX_8 0x000002c0 /* 64-bit */
  226. #define MAILBOX_RCVRET_CON_IDX_9 0x000002c8 /* 64-bit */
  227. #define MAILBOX_RCVRET_CON_IDX_10 0x000002d0 /* 64-bit */
  228. #define MAILBOX_RCVRET_CON_IDX_11 0x000002d8 /* 64-bit */
  229. #define MAILBOX_RCVRET_CON_IDX_12 0x000002e0 /* 64-bit */
  230. #define MAILBOX_RCVRET_CON_IDX_13 0x000002e8 /* 64-bit */
  231. #define MAILBOX_RCVRET_CON_IDX_14 0x000002f0 /* 64-bit */
  232. #define MAILBOX_RCVRET_CON_IDX_15 0x000002f8 /* 64-bit */
  233. #define MAILBOX_SNDHOST_PROD_IDX_0 0x00000300 /* 64-bit */
  234. #define MAILBOX_SNDHOST_PROD_IDX_1 0x00000308 /* 64-bit */
  235. #define MAILBOX_SNDHOST_PROD_IDX_2 0x00000310 /* 64-bit */
  236. #define MAILBOX_SNDHOST_PROD_IDX_3 0x00000318 /* 64-bit */
  237. #define MAILBOX_SNDHOST_PROD_IDX_4 0x00000320 /* 64-bit */
  238. #define MAILBOX_SNDHOST_PROD_IDX_5 0x00000328 /* 64-bit */
  239. #define MAILBOX_SNDHOST_PROD_IDX_6 0x00000330 /* 64-bit */
  240. #define MAILBOX_SNDHOST_PROD_IDX_7 0x00000338 /* 64-bit */
  241. #define MAILBOX_SNDHOST_PROD_IDX_8 0x00000340 /* 64-bit */
  242. #define MAILBOX_SNDHOST_PROD_IDX_9 0x00000348 /* 64-bit */
  243. #define MAILBOX_SNDHOST_PROD_IDX_10 0x00000350 /* 64-bit */
  244. #define MAILBOX_SNDHOST_PROD_IDX_11 0x00000358 /* 64-bit */
  245. #define MAILBOX_SNDHOST_PROD_IDX_12 0x00000360 /* 64-bit */
  246. #define MAILBOX_SNDHOST_PROD_IDX_13 0x00000368 /* 64-bit */
  247. #define MAILBOX_SNDHOST_PROD_IDX_14 0x00000370 /* 64-bit */
  248. #define MAILBOX_SNDHOST_PROD_IDX_15 0x00000378 /* 64-bit */
  249. #define MAILBOX_SNDNIC_PROD_IDX_0 0x00000380 /* 64-bit */
  250. #define MAILBOX_SNDNIC_PROD_IDX_1 0x00000388 /* 64-bit */
  251. #define MAILBOX_SNDNIC_PROD_IDX_2 0x00000390 /* 64-bit */
  252. #define MAILBOX_SNDNIC_PROD_IDX_3 0x00000398 /* 64-bit */
  253. #define MAILBOX_SNDNIC_PROD_IDX_4 0x000003a0 /* 64-bit */
  254. #define MAILBOX_SNDNIC_PROD_IDX_5 0x000003a8 /* 64-bit */
  255. #define MAILBOX_SNDNIC_PROD_IDX_6 0x000003b0 /* 64-bit */
  256. #define MAILBOX_SNDNIC_PROD_IDX_7 0x000003b8 /* 64-bit */
  257. #define MAILBOX_SNDNIC_PROD_IDX_8 0x000003c0 /* 64-bit */
  258. #define MAILBOX_SNDNIC_PROD_IDX_9 0x000003c8 /* 64-bit */
  259. #define MAILBOX_SNDNIC_PROD_IDX_10 0x000003d0 /* 64-bit */
  260. #define MAILBOX_SNDNIC_PROD_IDX_11 0x000003d8 /* 64-bit */
  261. #define MAILBOX_SNDNIC_PROD_IDX_12 0x000003e0 /* 64-bit */
  262. #define MAILBOX_SNDNIC_PROD_IDX_13 0x000003e8 /* 64-bit */
  263. #define MAILBOX_SNDNIC_PROD_IDX_14 0x000003f0 /* 64-bit */
  264. #define MAILBOX_SNDNIC_PROD_IDX_15 0x000003f8 /* 64-bit */
  266. /* MAC control registers */
  267. #define MAC_MODE 0x00000400
  268. #define  MAC_MODE_RESET  0x00000001
  269. #define  MAC_MODE_HALF_DUPLEX  0x00000002
  270. #define  MAC_MODE_PORT_MODE_MASK  0x0000000c
  271. #define  MAC_MODE_PORT_MODE_TBI  0x0000000c
  272. #define  MAC_MODE_PORT_MODE_GMII  0x00000008
  273. #define  MAC_MODE_PORT_MODE_MII  0x00000004
  274. #define  MAC_MODE_PORT_MODE_NONE  0x00000000
  275. #define  MAC_MODE_PORT_INT_LPBACK  0x00000010
  276. #define  MAC_MODE_TAGGED_MAC_CTRL  0x00000080
  277. #define  MAC_MODE_TX_BURSTING  0x00000100
  278. #define  MAC_MODE_MAX_DEFER  0x00000200
  279. #define  MAC_MODE_LINK_POLARITY  0x00000400
  280. #define  MAC_MODE_RXSTAT_ENABLE  0x00000800
  281. #define  MAC_MODE_RXSTAT_CLEAR  0x00001000
  282. #define  MAC_MODE_RXSTAT_FLUSH  0x00002000
  283. #define  MAC_MODE_TXSTAT_ENABLE  0x00004000
  284. #define  MAC_MODE_TXSTAT_CLEAR  0x00008000
  285. #define  MAC_MODE_TXSTAT_FLUSH  0x00010000
  286. #define  MAC_MODE_SEND_CONFIGS  0x00020000
  287. #define  MAC_MODE_MAGIC_PKT_ENABLE  0x00040000
  288. #define  MAC_MODE_ACPI_ENABLE  0x00080000
  289. #define  MAC_MODE_MIP_ENABLE  0x00100000
  290. #define  MAC_MODE_TDE_ENABLE  0x00200000
  291. #define  MAC_MODE_RDE_ENABLE  0x00400000
  292. #define  MAC_MODE_FHDE_ENABLE  0x00800000
  293. #define MAC_STATUS 0x00000404
  294. #define  MAC_STATUS_PCS_SYNCED  0x00000001
  295. #define  MAC_STATUS_SIGNAL_DET  0x00000002
  296. #define  MAC_STATUS_RCVD_CFG  0x00000004
  297. #define  MAC_STATUS_CFG_CHANGED  0x00000008
  298. #define  MAC_STATUS_SYNC_CHANGED  0x00000010
  299. #define  MAC_STATUS_PORT_DEC_ERR  0x00000400
  300. #define  MAC_STATUS_LNKSTATE_CHANGED  0x00001000
  301. #define  MAC_STATUS_MI_COMPLETION  0x00400000
  302. #define  MAC_STATUS_MI_INTERRUPT  0x00800000
  303. #define  MAC_STATUS_AP_ERROR  0x01000000
  304. #define  MAC_STATUS_ODI_ERROR  0x02000000
  305. #define  MAC_STATUS_RXSTAT_OVERRUN  0x04000000
  306. #define  MAC_STATUS_TXSTAT_OVERRUN  0x08000000
  307. #define MAC_EVENT 0x00000408
  308. #define  MAC_EVENT_PORT_DECODE_ERR  0x00000400
  309. #define  MAC_EVENT_LNKSTATE_CHANGED  0x00001000
  310. #define  MAC_EVENT_MI_COMPLETION  0x00400000
  311. #define  MAC_EVENT_MI_INTERRUPT  0x00800000
  312. #define  MAC_EVENT_AP_ERROR  0x01000000
  313. #define  MAC_EVENT_ODI_ERROR  0x02000000
  314. #define  MAC_EVENT_RXSTAT_OVERRUN  0x04000000
  315. #define  MAC_EVENT_TXSTAT_OVERRUN  0x08000000
  316. #define MAC_LED_CTRL 0x0000040c
  317. #define  LED_CTRL_LNKLED_OVERRIDE  0x00000001
  318. #define  LED_CTRL_1000MBPS_ON  0x00000002
  319. #define  LED_CTRL_100MBPS_ON  0x00000004
  320. #define  LED_CTRL_10MBPS_ON  0x00000008
  321. #define  LED_CTRL_TRAFFIC_OVERRIDE  0x00000010
  322. #define  LED_CTRL_TRAFFIC_BLINK  0x00000020
  323. #define  LED_CTRL_TRAFFIC_LED  0x00000040
  324. #define  LED_CTRL_1000MBPS_STATUS  0x00000080
  325. #define  LED_CTRL_100MBPS_STATUS  0x00000100
  326. #define  LED_CTRL_10MBPS_STATUS  0x00000200
  327. #define  LED_CTRL_TRAFFIC_STATUS  0x00000400
  328. #define  LED_CTRL_MAC_MODE  0x00000000
  329. #define  LED_CTRL_PHY_MODE_1  0x00000800
  330. #define  LED_CTRL_PHY_MODE_2  0x00001000
  331. #define  LED_CTRL_BLINK_RATE_MASK  0x7ff80000
  332. #define  LED_CTRL_BLINK_RATE_SHIFT  19
  333. #define  LED_CTRL_BLINK_PER_OVERRIDE  0x00080000
  334. #define  LED_CTRL_BLINK_RATE_OVERRIDE  0x80000000
  335. #define MAC_ADDR_0_HIGH 0x00000410 /* upper 2 bytes */
  336. #define MAC_ADDR_0_LOW 0x00000414 /* lower 4 bytes */
  337. #define MAC_ADDR_1_HIGH 0x00000418 /* upper 2 bytes */
  338. #define MAC_ADDR_1_LOW 0x0000041c /* lower 4 bytes */
  339. #define MAC_ADDR_2_HIGH 0x00000420 /* upper 2 bytes */
  340. #define MAC_ADDR_2_LOW 0x00000424 /* lower 4 bytes */
  341. #define MAC_ADDR_3_HIGH 0x00000428 /* upper 2 bytes */
  342. #define MAC_ADDR_3_LOW 0x0000042c /* lower 4 bytes */
  343. #define MAC_ACPI_MBUF_PTR 0x00000430
  344. #define MAC_ACPI_LEN_OFFSET 0x00000434
  345. #define  ACPI_LENOFF_LEN_MASK  0x0000ffff
  346. #define  ACPI_LENOFF_LEN_SHIFT  0
  347. #define  ACPI_LENOFF_OFF_MASK  0x0fff0000
  348. #define  ACPI_LENOFF_OFF_SHIFT  16
  349. #define MAC_TX_BACKOFF_SEED 0x00000438
  350. #define  TX_BACKOFF_SEED_MASK  0x000003ff
  351. #define MAC_RX_MTU_SIZE 0x0000043c
  352. #define  RX_MTU_SIZE_MASK  0x0000ffff
  353. #define MAC_PCS_TEST 0x00000440
  354. #define  PCS_TEST_PATTERN_MASK  0x000fffff
  355. #define  PCS_TEST_PATTERN_SHIFT  0
  356. #define  PCS_TEST_ENABLE  0x00100000
  357. #define MAC_TX_AUTO_NEG 0x00000444
  358. #define  TX_AUTO_NEG_MASK  0x0000ffff
  359. #define  TX_AUTO_NEG_SHIFT  0
  360. #define MAC_RX_AUTO_NEG 0x00000448
  361. #define  RX_AUTO_NEG_MASK  0x0000ffff
  362. #define  RX_AUTO_NEG_SHIFT  0
  363. #define MAC_MI_COM 0x0000044c
  364. #define  MI_COM_CMD_MASK  0x0c000000
  365. #define  MI_COM_CMD_WRITE  0x04000000
  366. #define  MI_COM_CMD_READ  0x08000000
  367. #define  MI_COM_READ_FAILED  0x10000000
  368. #define  MI_COM_START  0x20000000
  369. #define  MI_COM_BUSY  0x20000000
  370. #define  MI_COM_PHY_ADDR_MASK  0x03e00000
  371. #define  MI_COM_PHY_ADDR_SHIFT  21
  372. #define  MI_COM_REG_ADDR_MASK  0x001f0000
  373. #define  MI_COM_REG_ADDR_SHIFT  16
  374. #define  MI_COM_DATA_MASK  0x0000ffff
  375. #define MAC_MI_STAT 0x00000450
  376. #define  MAC_MI_STAT_LNKSTAT_ATTN_ENAB  0x00000001
  377. #define MAC_MI_MODE 0x00000454
  378. #define  MAC_MI_MODE_CLK_10MHZ  0x00000001
  379. #define  MAC_MI_MODE_SHORT_PREAMBLE  0x00000002
  380. #define  MAC_MI_MODE_AUTO_POLL  0x00000010
  381. #define  MAC_MI_MODE_CORE_CLK_62MHZ  0x00008000
  382. #define  MAC_MI_MODE_BASE  0x000c0000 /* XXX magic values XXX */
  383. #define MAC_AUTO_POLL_STATUS 0x00000458
  384. #define  MAC_AUTO_POLL_ERROR  0x00000001
  385. #define MAC_TX_MODE 0x0000045c
  386. #define  TX_MODE_RESET  0x00000001
  387. #define  TX_MODE_ENABLE  0x00000002
  388. #define  TX_MODE_FLOW_CTRL_ENABLE  0x00000010
  389. #define  TX_MODE_BIG_BCKOFF_ENABLE  0x00000020
  390. #define  TX_MODE_LONG_PAUSE_ENABLE  0x00000040
  391. #define MAC_TX_STATUS 0x00000460
  392. #define  TX_STATUS_XOFFED  0x00000001
  393. #define  TX_STATUS_SENT_XOFF  0x00000002
  394. #define  TX_STATUS_SENT_XON  0x00000004
  395. #define  TX_STATUS_LINK_UP  0x00000008
  396. #define  TX_STATUS_ODI_UNDERRUN  0x00000010
  397. #define  TX_STATUS_ODI_OVERRUN  0x00000020
  398. #define MAC_TX_LENGTHS 0x00000464
  399. #define  TX_LENGTHS_SLOT_TIME_MASK  0x000000ff
  400. #define  TX_LENGTHS_SLOT_TIME_SHIFT  0
  401. #define  TX_LENGTHS_IPG_MASK  0x00000f00
  402. #define  TX_LENGTHS_IPG_SHIFT  8
  403. #define  TX_LENGTHS_IPG_CRS_MASK  0x00003000
  404. #define  TX_LENGTHS_IPG_CRS_SHIFT  12
  405. #define MAC_RX_MODE 0x00000468
  406. #define  RX_MODE_RESET  0x00000001
  407. #define  RX_MODE_ENABLE  0x00000002
  408. #define  RX_MODE_FLOW_CTRL_ENABLE  0x00000004
  409. #define  RX_MODE_KEEP_MAC_CTRL  0x00000008
  410. #define  RX_MODE_KEEP_PAUSE  0x00000010
  411. #define  RX_MODE_ACCEPT_OVERSIZED  0x00000020
  412. #define  RX_MODE_ACCEPT_RUNTS  0x00000040
  413. #define  RX_MODE_LEN_CHECK  0x00000080
  414. #define  RX_MODE_PROMISC  0x00000100
  415. #define  RX_MODE_NO_CRC_CHECK  0x00000200
  416. #define  RX_MODE_KEEP_VLAN_TAG  0x00000400
  417. #define MAC_RX_STATUS 0x0000046c
  418. #define  RX_STATUS_REMOTE_TX_XOFFED  0x00000001
  419. #define  RX_STATUS_XOFF_RCVD  0x00000002
  420. #define  RX_STATUS_XON_RCVD  0x00000004
  421. #define MAC_HASH_REG_0 0x00000470
  422. #define MAC_HASH_REG_1 0x00000474
  423. #define MAC_HASH_REG_2 0x00000478
  424. #define MAC_HASH_REG_3 0x0000047c
  425. #define MAC_RCV_RULE_0 0x00000480
  426. #define MAC_RCV_VALUE_0 0x00000484
  427. #define MAC_RCV_RULE_1 0x00000488
  428. #define MAC_RCV_VALUE_1 0x0000048c
  429. #define MAC_RCV_RULE_2 0x00000490
  430. #define MAC_RCV_VALUE_2 0x00000494
  431. #define MAC_RCV_RULE_3 0x00000498
  432. #define MAC_RCV_VALUE_3 0x0000049c
  433. #define MAC_RCV_RULE_4 0x000004a0
  434. #define MAC_RCV_VALUE_4 0x000004a4
  435. #define MAC_RCV_RULE_5 0x000004a8
  436. #define MAC_RCV_VALUE_5 0x000004ac
  437. #define MAC_RCV_RULE_6 0x000004b0
  438. #define MAC_RCV_VALUE_6 0x000004b4
  439. #define MAC_RCV_RULE_7 0x000004b8
  440. #define MAC_RCV_VALUE_7 0x000004bc
  441. #define MAC_RCV_RULE_8 0x000004c0
  442. #define MAC_RCV_VALUE_8 0x000004c4
  443. #define MAC_RCV_RULE_9 0x000004c8
  444. #define MAC_RCV_VALUE_9 0x000004cc
  445. #define MAC_RCV_RULE_10 0x000004d0
  446. #define MAC_RCV_VALUE_10 0x000004d4
  447. #define MAC_RCV_RULE_11 0x000004d8
  448. #define MAC_RCV_VALUE_11 0x000004dc
  449. #define MAC_RCV_RULE_12 0x000004e0
  450. #define MAC_RCV_VALUE_12 0x000004e4
  451. #define MAC_RCV_RULE_13 0x000004e8
  452. #define MAC_RCV_VALUE_13 0x000004ec
  453. #define MAC_RCV_RULE_14 0x000004f0
  454. #define MAC_RCV_VALUE_14 0x000004f4
  455. #define MAC_RCV_RULE_15 0x000004f8
  456. #define MAC_RCV_VALUE_15 0x000004fc
  457. #define  RCV_RULE_DISABLE_MASK  0x7fffffff
  458. #define MAC_RCV_RULE_CFG 0x00000500
  459. #define  RCV_RULE_CFG_DEFAULT_CLASS 0x00000008
  460. /* 0x504 --> 0x590 unused */
  461. #define MAC_SERDES_CFG 0x00000590
  462. #define MAC_SERDES_STAT 0x00000594
  463. /* 0x598 --> 0x600 unused */
  464. #define MAC_TX_MAC_STATE_BASE 0x00000600 /* 16 bytes */
  465. #define MAC_RX_MAC_STATE_BASE 0x00000610 /* 20 bytes */
  466. /* 0x624 --> 0x800 unused */
  467. #define MAC_RX_STATS_BASE 0x00000800 /* 26 32-bit words */
  468. /* 0x868 --> 0x880 unused */
  469. #define MAC_TX_STATS_BASE 0x00000880 /* 28 32-bit words */
  470. /* 0x8f0 --> 0xc00 unused */
  472. /* Send data initiator control registers */
  473. #define SNDDATAI_MODE 0x00000c00
  474. #define  SNDDATAI_MODE_RESET  0x00000001
  475. #define  SNDDATAI_MODE_ENABLE  0x00000002
  476. #define  SNDDATAI_MODE_STAT_OFLOW_ENAB  0x00000004
  477. #define SNDDATAI_STATUS 0x00000c04
  478. #define  SNDDATAI_STATUS_STAT_OFLOW  0x00000004
  479. #define SNDDATAI_STATSCTRL 0x00000c08
  480. #define  SNDDATAI_SCTRL_ENABLE  0x00000001
  481. #define  SNDDATAI_SCTRL_FASTUPD  0x00000002
  482. #define  SNDDATAI_SCTRL_CLEAR  0x00000004
  483. #define  SNDDATAI_SCTRL_FLUSH  0x00000008
  484. #define  SNDDATAI_SCTRL_FORCE_ZERO  0x00000010
  485. #define SNDDATAI_STATSENAB 0x00000c0c
  486. #define SNDDATAI_STATSINCMASK 0x00000c10
  487. /* 0xc14 --> 0xc80 unused */
  488. #define SNDDATAI_COS_CNT_0 0x00000c80
  489. #define SNDDATAI_COS_CNT_1 0x00000c84
  490. #define SNDDATAI_COS_CNT_2 0x00000c88
  491. #define SNDDATAI_COS_CNT_3 0x00000c8c
  492. #define SNDDATAI_COS_CNT_4 0x00000c90
  493. #define SNDDATAI_COS_CNT_5 0x00000c94
  494. #define SNDDATAI_COS_CNT_6 0x00000c98
  495. #define SNDDATAI_COS_CNT_7 0x00000c9c
  496. #define SNDDATAI_COS_CNT_8 0x00000ca0
  497. #define SNDDATAI_COS_CNT_9 0x00000ca4
  498. #define SNDDATAI_COS_CNT_10 0x00000ca8
  499. #define SNDDATAI_COS_CNT_11 0x00000cac
  500. #define SNDDATAI_COS_CNT_12 0x00000cb0
  501. #define SNDDATAI_COS_CNT_13 0x00000cb4
  502. #define SNDDATAI_COS_CNT_14 0x00000cb8
  503. #define SNDDATAI_COS_CNT_15 0x00000cbc
  504. #define SNDDATAI_DMA_RDQ_FULL_CNT 0x00000cc0
  505. #define SNDDATAI_DMA_PRIO_RDQ_FULL_CNT 0x00000cc4
  506. #define SNDDATAI_SDCQ_FULL_CNT 0x00000cc8
  507. #define SNDDATAI_NICRNG_SSND_PIDX_CNT 0x00000ccc
  508. #define SNDDATAI_STATS_UPDATED_CNT 0x00000cd0
  509. #define SNDDATAI_INTERRUPTS_CNT 0x00000cd4
  510. #define SNDDATAI_AVOID_INTERRUPTS_CNT 0x00000cd8
  511. #define SNDDATAI_SND_THRESH_HIT_CNT 0x00000cdc
  512. /* 0xce0 --> 0x1000 unused */
  514. /* Send data completion control registers */
  515. #define SNDDATAC_MODE 0x00001000
  516. #define  SNDDATAC_MODE_RESET  0x00000001
  517. #define  SNDDATAC_MODE_ENABLE  0x00000002
  518. /* 0x1004 --> 0x1400 unused */
  520. /* Send BD ring selector */
  521. #define SNDBDS_MODE 0x00001400
  522. #define  SNDBDS_MODE_RESET  0x00000001
  523. #define  SNDBDS_MODE_ENABLE  0x00000002
  524. #define  SNDBDS_MODE_ATTN_ENABLE  0x00000004
  525. #define SNDBDS_STATUS 0x00001404
  526. #define  SNDBDS_STATUS_ERROR_ATTN  0x00000004
  527. #define SNDBDS_HWDIAG 0x00001408
  528. /* 0x140c --> 0x1440 */
  529. #define SNDBDS_SEL_CON_IDX_0 0x00001440
  530. #define SNDBDS_SEL_CON_IDX_1 0x00001444
  531. #define SNDBDS_SEL_CON_IDX_2 0x00001448
  532. #define SNDBDS_SEL_CON_IDX_3 0x0000144c
  533. #define SNDBDS_SEL_CON_IDX_4 0x00001450
  534. #define SNDBDS_SEL_CON_IDX_5 0x00001454
  535. #define SNDBDS_SEL_CON_IDX_6 0x00001458
  536. #define SNDBDS_SEL_CON_IDX_7 0x0000145c
  537. #define SNDBDS_SEL_CON_IDX_8 0x00001460
  538. #define SNDBDS_SEL_CON_IDX_9 0x00001464
  539. #define SNDBDS_SEL_CON_IDX_10 0x00001468
  540. #define SNDBDS_SEL_CON_IDX_11 0x0000146c
  541. #define SNDBDS_SEL_CON_IDX_12 0x00001470
  542. #define SNDBDS_SEL_CON_IDX_13 0x00001474
  543. #define SNDBDS_SEL_CON_IDX_14 0x00001478
  544. #define SNDBDS_SEL_CON_IDX_15 0x0000147c
  545. /* 0x1480 --> 0x1800 unused */
  547. /* Send BD initiator control registers */
  548. #define SNDBDI_MODE 0x00001800
  549. #define  SNDBDI_MODE_RESET  0x00000001
  550. #define  SNDBDI_MODE_ENABLE  0x00000002
  551. #define  SNDBDI_MODE_ATTN_ENABLE  0x00000004
  552. #define SNDBDI_STATUS 0x00001804
  553. #define  SNDBDI_STATUS_ERROR_ATTN  0x00000004
  554. #define SNDBDI_IN_PROD_IDX_0 0x00001808
  555. #define SNDBDI_IN_PROD_IDX_1 0x0000180c
  556. #define SNDBDI_IN_PROD_IDX_2 0x00001810
  557. #define SNDBDI_IN_PROD_IDX_3 0x00001814
  558. #define SNDBDI_IN_PROD_IDX_4 0x00001818
  559. #define SNDBDI_IN_PROD_IDX_5 0x0000181c
  560. #define SNDBDI_IN_PROD_IDX_6 0x00001820
  561. #define SNDBDI_IN_PROD_IDX_7 0x00001824
  562. #define SNDBDI_IN_PROD_IDX_8 0x00001828
  563. #define SNDBDI_IN_PROD_IDX_9 0x0000182c
  564. #define SNDBDI_IN_PROD_IDX_10 0x00001830
  565. #define SNDBDI_IN_PROD_IDX_11 0x00001834
  566. #define SNDBDI_IN_PROD_IDX_12 0x00001838
  567. #define SNDBDI_IN_PROD_IDX_13 0x0000183c
  568. #define SNDBDI_IN_PROD_IDX_14 0x00001840
  569. #define SNDBDI_IN_PROD_IDX_15 0x00001844
  570. /* 0x1848 --> 0x1c00 unused */
  572. /* Send BD completion control registers */
  573. #define SNDBDC_MODE 0x00001c00
  574. #define SNDBDC_MODE_RESET  0x00000001
  575. #define SNDBDC_MODE_ENABLE  0x00000002
  576. #define SNDBDC_MODE_ATTN_ENABLE  0x00000004
  577. /* 0x1c04 --> 0x2000 unused */
  579. /* Receive list placement control registers */
  580. #define RCVLPC_MODE 0x00002000
  581. #define  RCVLPC_MODE_RESET  0x00000001
  582. #define  RCVLPC_MODE_ENABLE  0x00000002
  583. #define  RCVLPC_MODE_CLASS0_ATTN_ENAB  0x00000004
  584. #define  RCVLPC_MODE_MAPOOR_AATTN_ENAB  0x00000008
  585. #define  RCVLPC_MODE_STAT_OFLOW_ENAB  0x00000010
  586. #define RCVLPC_STATUS 0x00002004
  587. #define  RCVLPC_STATUS_CLASS0  0x00000004
  588. #define  RCVLPC_STATUS_MAPOOR  0x00000008
  589. #define  RCVLPC_STATUS_STAT_OFLOW  0x00000010
  590. #define RCVLPC_LOCK 0x00002008
  591. #define  RCVLPC_LOCK_REQ_MASK  0x0000ffff
  592. #define  RCVLPC_LOCK_REQ_SHIFT  0
  593. #define  RCVLPC_LOCK_GRANT_MASK  0xffff0000
  594. #define  RCVLPC_LOCK_GRANT_SHIFT  16
  595. #define RCVLPC_NON_EMPTY_BITS 0x0000200c
  596. #define  RCVLPC_NON_EMPTY_BITS_MASK  0x0000ffff
  597. #define RCVLPC_CONFIG 0x00002010
  598. #define RCVLPC_STATSCTRL 0x00002014
  599. #define  RCVLPC_STATSCTRL_ENABLE  0x00000001
  600. #define  RCVLPC_STATSCTRL_FASTUPD  0x00000002
  601. #define RCVLPC_STATS_ENABLE 0x00002018
  602. #define RCVLPC_STATS_INCMASK 0x0000201c
  603. /* 0x2020 --> 0x2100 unused */
  604. #define RCVLPC_SELLST_BASE 0x00002100 /* 16 16-byte entries */
  605. #define  SELLST_TAIL 0x00000004
  606. #define  SELLST_CONT 0x00000008
  607. #define  SELLST_UNUSED 0x0000000c
  608. #define RCVLPC_COS_CNTL_BASE 0x00002200 /* 16 4-byte entries */
  609. #define RCVLPC_DROP_FILTER_CNT 0x00002240
  610. #define RCVLPC_DMA_WQ_FULL_CNT 0x00002244
  611. #define RCVLPC_DMA_HIPRIO_WQ_FULL_CNT 0x00002248
  612. #define RCVLPC_NO_RCV_BD_CNT 0x0000224c
  613. #define RCVLPC_IN_DISCARDS_CNT 0x00002250
  614. #define RCVLPC_IN_ERRORS_CNT 0x00002254
  615. #define RCVLPC_RCV_THRESH_HIT_CNT 0x00002258
  616. /* 0x225c --> 0x2400 unused */
  618. /* Receive Data and Receive BD Initiator Control */
  619. #define RCVDBDI_MODE 0x00002400
  620. #define  RCVDBDI_MODE_RESET  0x00000001
  621. #define  RCVDBDI_MODE_ENABLE  0x00000002
  622. #define  RCVDBDI_MODE_JUMBOBD_NEEDED  0x00000004
  623. #define  RCVDBDI_MODE_FRM_TOO_BIG  0x00000008
  624. #define  RCVDBDI_MODE_INV_RING_SZ  0x00000010
  625. #define RCVDBDI_STATUS 0x00002404
  626. #define  RCVDBDI_STATUS_JUMBOBD_NEEDED  0x00000004
  627. #define  RCVDBDI_STATUS_FRM_TOO_BIG  0x00000008
  628. #define  RCVDBDI_STATUS_INV_RING_SZ  0x00000010
  629. #define RCVDBDI_SPLIT_FRAME_MINSZ 0x00002408
  630. /* 0x240c --> 0x2440 unused */
  631. #define RCVDBDI_JUMBO_BD 0x00002440 /* TG3_BDINFO_... */
  632. #define RCVDBDI_STD_BD 0x00002450 /* TG3_BDINFO_... */
  633. #define RCVDBDI_MINI_BD 0x00002460 /* TG3_BDINFO_... */
  634. #define RCVDBDI_JUMBO_CON_IDX 0x00002470
  635. #define RCVDBDI_STD_CON_IDX 0x00002474
  636. #define RCVDBDI_MINI_CON_IDX 0x00002478
  637. /* 0x247c --> 0x2480 unused */
  638. #define RCVDBDI_BD_PROD_IDX_0 0x00002480
  639. #define RCVDBDI_BD_PROD_IDX_1 0x00002484
  640. #define RCVDBDI_BD_PROD_IDX_2 0x00002488
  641. #define RCVDBDI_BD_PROD_IDX_3 0x0000248c
  642. #define RCVDBDI_BD_PROD_IDX_4 0x00002490
  643. #define RCVDBDI_BD_PROD_IDX_5 0x00002494
  644. #define RCVDBDI_BD_PROD_IDX_6 0x00002498
  645. #define RCVDBDI_BD_PROD_IDX_7 0x0000249c
  646. #define RCVDBDI_BD_PROD_IDX_8 0x000024a0
  647. #define RCVDBDI_BD_PROD_IDX_9 0x000024a4
  648. #define RCVDBDI_BD_PROD_IDX_10 0x000024a8
  649. #define RCVDBDI_BD_PROD_IDX_11 0x000024ac
  650. #define RCVDBDI_BD_PROD_IDX_12 0x000024b0
  651. #define RCVDBDI_BD_PROD_IDX_13 0x000024b4
  652. #define RCVDBDI_BD_PROD_IDX_14 0x000024b8
  653. #define RCVDBDI_BD_PROD_IDX_15 0x000024bc
  654. #define RCVDBDI_HWDIAG 0x000024c0
  655. /* 0x24c4 --> 0x2800 unused */
  657. /* Receive Data Completion Control */
  658. #define RCVDCC_MODE 0x00002800
  659. #define  RCVDCC_MODE_RESET  0x00000001
  660. #define  RCVDCC_MODE_ENABLE  0x00000002
  661. #define  RCVDCC_MODE_ATTN_ENABLE  0x00000004
  662. /* 0x2804 --> 0x2c00 unused */
  664. /* Receive BD Initiator Control Registers */
  665. #define RCVBDI_MODE 0x00002c00
  666. #define  RCVBDI_MODE_RESET  0x00000001
  667. #define  RCVBDI_MODE_ENABLE  0x00000002
  668. #define  RCVBDI_MODE_RCB_ATTN_ENAB  0x00000004
  669. #define RCVBDI_STATUS 0x00002c04
  670. #define  RCVBDI_STATUS_RCB_ATTN  0x00000004
  671. #define RCVBDI_JUMBO_PROD_IDX 0x00002c08
  672. #define RCVBDI_STD_PROD_IDX 0x00002c0c
  673. #define RCVBDI_MINI_PROD_IDX 0x00002c10
  674. #define RCVBDI_MINI_THRESH 0x00002c14
  675. #define RCVBDI_STD_THRESH 0x00002c18
  676. #define RCVBDI_JUMBO_THRESH 0x00002c1c
  677. /* 0x2c20 --> 0x3000 unused */
  679. /* Receive BD Completion Control Registers */
  680. #define RCVCC_MODE 0x00003000
  681. #define  RCVCC_MODE_RESET  0x00000001
  682. #define  RCVCC_MODE_ENABLE  0x00000002
  683. #define  RCVCC_MODE_ATTN_ENABLE  0x00000004
  684. #define RCVCC_STATUS 0x00003004
  685. #define  RCVCC_STATUS_ERROR_ATTN  0x00000004
  686. #define RCVCC_JUMP_PROD_IDX 0x00003008
  687. #define RCVCC_STD_PROD_IDX 0x0000300c
  688. #define RCVCC_MINI_PROD_IDX 0x00003010
  689. /* 0x3014 --> 0x3400 unused */
  691. /* Receive list selector control registers */
  692. #define RCVLSC_MODE 0x00003400
  693. #define  RCVLSC_MODE_RESET  0x00000001
  694. #define  RCVLSC_MODE_ENABLE  0x00000002
  695. #define  RCVLSC_MODE_ATTN_ENABLE  0x00000004
  696. #define RCVLSC_STATUS 0x00003404
  697. #define  RCVLSC_STATUS_ERROR_ATTN  0x00000004
  698. /* 0x3408 --> 0x3800 unused */
  700. /* Mbuf cluster free registers */
  701. #define MBFREE_MODE 0x00003800
  702. #define  MBFREE_MODE_RESET  0x00000001
  703. #define  MBFREE_MODE_ENABLE  0x00000002
  704. #define MBFREE_STATUS 0x00003804
  705. /* 0x3808 --> 0x3c00 unused */
  707. /* Host coalescing control registers */
  708. #define HOSTCC_MODE 0x00003c00
  709. #define  HOSTCC_MODE_RESET  0x00000001
  710. #define  HOSTCC_MODE_ENABLE  0x00000002
  711. #define  HOSTCC_MODE_ATTN  0x00000004
  712. #define  HOSTCC_MODE_NOW  0x00000008
  713. #define  HOSTCC_MODE_FULL_STATUS  0x00000000
  714. #define  HOSTCC_MODE_64BYTE  0x00000080
  715. #define  HOSTCC_MODE_32BYTE  0x00000100
  716. #define  HOSTCC_MODE_CLRTICK_RXBD  0x00000200
  717. #define  HOSTCC_MODE_CLRTICK_TXBD  0x00000400
  718. #define  HOSTCC_MODE_NOINT_ON_NOW  0x00000800
  719. #define  HOSTCC_MODE_NOINT_ON_FORCE  0x00001000
  720. #define HOSTCC_STATUS 0x00003c04
  721. #define  HOSTCC_STATUS_ERROR_ATTN  0x00000004
  722. #define HOSTCC_RXCOL_TICKS 0x00003c08
  723. #define  LOW_RXCOL_TICKS  0x00000032
  724. #define  DEFAULT_RXCOL_TICKS  0x00000048
  725. #define  HIGH_RXCOL_TICKS  0x00000096
  726. #define HOSTCC_TXCOL_TICKS 0x00003c0c
  727. #define  LOW_TXCOL_TICKS  0x00000096
  728. #define  DEFAULT_TXCOL_TICKS  0x0000012c
  729. #define  HIGH_TXCOL_TICKS  0x00000145
  730. #define HOSTCC_RXMAX_FRAMES 0x00003c10
  731. #define  LOW_RXMAX_FRAMES  0x00000005
  732. #define  DEFAULT_RXMAX_FRAMES  0x00000008
  733. #define  HIGH_RXMAX_FRAMES  0x00000012
  734. #define HOSTCC_TXMAX_FRAMES 0x00003c14
  735. #define  LOW_TXMAX_FRAMES  0x00000035
  736. #define  DEFAULT_TXMAX_FRAMES  0x0000004b
  737. #define  HIGH_TXMAX_FRAMES  0x00000052
  738. #define HOSTCC_RXCOAL_TICK_INT 0x00003c18
  739. #define  DEFAULT_RXCOAL_TICK_INT  0x00000019
  740. #define HOSTCC_TXCOAL_TICK_INT 0x00003c1c
  741. #define  DEFAULT_TXCOAL_TICK_INT  0x00000019
  742. #define HOSTCC_RXCOAL_MAXF_INT 0x00003c20
  743. #define  DEFAULT_RXCOAL_MAXF_INT  0x00000005
  744. #define HOSTCC_TXCOAL_MAXF_INT 0x00003c24
  745. #define  DEFAULT_TXCOAL_MAXF_INT  0x00000005
  746. #define HOSTCC_STAT_COAL_TICKS 0x00003c28
  747. #define  DEFAULT_STAT_COAL_TICKS  0x000f4240
  748. /* 0x3c2c --> 0x3c30 unused */
  749. #define HOSTCC_STATS_BLK_HOST_ADDR 0x00003c30 /* 64-bit */
  750. #define HOSTCC_STATUS_BLK_HOST_ADDR 0x00003c38 /* 64-bit */
  751. #define HOSTCC_STATS_BLK_NIC_ADDR 0x00003c40
  752. #define HOSTCC_STATUS_BLK_NIC_ADDR 0x00003c44
  753. #define HOSTCC_FLOW_ATTN 0x00003c48
  754. /* 0x3c4c --> 0x3c50 unused */
  755. #define HOSTCC_JUMBO_CON_IDX 0x00003c50
  756. #define HOSTCC_STD_CON_IDX 0x00003c54
  757. #define HOSTCC_MINI_CON_IDX 0x00003c58
  758. /* 0x3c5c --> 0x3c80 unused */
  759. #define HOSTCC_RET_PROD_IDX_0 0x00003c80
  760. #define HOSTCC_RET_PROD_IDX_1 0x00003c84
  761. #define HOSTCC_RET_PROD_IDX_2 0x00003c88
  762. #define HOSTCC_RET_PROD_IDX_3 0x00003c8c
  763. #define HOSTCC_RET_PROD_IDX_4 0x00003c90
  764. #define HOSTCC_RET_PROD_IDX_5 0x00003c94
  765. #define HOSTCC_RET_PROD_IDX_6 0x00003c98
  766. #define HOSTCC_RET_PROD_IDX_7 0x00003c9c
  767. #define HOSTCC_RET_PROD_IDX_8 0x00003ca0
  768. #define HOSTCC_RET_PROD_IDX_9 0x00003ca4
  769. #define HOSTCC_RET_PROD_IDX_10 0x00003ca8
  770. #define HOSTCC_RET_PROD_IDX_11 0x00003cac
  771. #define HOSTCC_RET_PROD_IDX_12 0x00003cb0
  772. #define HOSTCC_RET_PROD_IDX_13 0x00003cb4
  773. #define HOSTCC_RET_PROD_IDX_14 0x00003cb8
  774. #define HOSTCC_RET_PROD_IDX_15 0x00003cbc
  775. #define HOSTCC_SND_CON_IDX_0 0x00003cc0
  776. #define HOSTCC_SND_CON_IDX_1 0x00003cc4
  777. #define HOSTCC_SND_CON_IDX_2 0x00003cc8
  778. #define HOSTCC_SND_CON_IDX_3 0x00003ccc
  779. #define HOSTCC_SND_CON_IDX_4 0x00003cd0
  780. #define HOSTCC_SND_CON_IDX_5 0x00003cd4
  781. #define HOSTCC_SND_CON_IDX_6 0x00003cd8
  782. #define HOSTCC_SND_CON_IDX_7 0x00003cdc
  783. #define HOSTCC_SND_CON_IDX_8 0x00003ce0
  784. #define HOSTCC_SND_CON_IDX_9 0x00003ce4
  785. #define HOSTCC_SND_CON_IDX_10 0x00003ce8
  786. #define HOSTCC_SND_CON_IDX_11 0x00003cec
  787. #define HOSTCC_SND_CON_IDX_12 0x00003cf0
  788. #define HOSTCC_SND_CON_IDX_13 0x00003cf4
  789. #define HOSTCC_SND_CON_IDX_14 0x00003cf8
  790. #define HOSTCC_SND_CON_IDX_15 0x00003cfc
  791. /* 0x3d00 --> 0x4000 unused */
  793. /* Memory arbiter control registers */
  794. #define MEMARB_MODE 0x00004000
  795. #define  MEMARB_MODE_RESET  0x00000001
  796. #define  MEMARB_MODE_ENABLE  0x00000002
  797. #define MEMARB_STATUS 0x00004004
  798. #define MEMARB_TRAP_ADDR_LOW 0x00004008
  799. #define MEMARB_TRAP_ADDR_HIGH 0x0000400c
  800. /* 0x4010 --> 0x4400 unused */
  802. /* Buffer manager control registers */
  803. #define BUFMGR_MODE 0x00004400
  804. #define  BUFMGR_MODE_RESET  0x00000001
  805. #define  BUFMGR_MODE_ENABLE  0x00000002
  806. #define  BUFMGR_MODE_ATTN_ENABLE  0x00000004
  807. #define  BUFMGR_MODE_BM_TEST  0x00000008
  808. #define  BUFMGR_MODE_MBLOW_ATTN_ENAB  0x00000010
  809. #define BUFMGR_STATUS 0x00004404
  810. #define  BUFMGR_STATUS_ERROR  0x00000004
  811. #define  BUFMGR_STATUS_MBLOW  0x00000010
  812. #define BUFMGR_MB_POOL_ADDR 0x00004408
  813. #define BUFMGR_MB_POOL_SIZE 0x0000440c
  814. #define BUFMGR_MB_RDMA_LOW_WATER 0x00004410
  815. #define  DEFAULT_MB_RDMA_LOW_WATER  0x00000040
  816. #define  DEFAULT_MB_RDMA_LOW_WATER_JUMBO 0x00000130
  817. #define BUFMGR_MB_MACRX_LOW_WATER 0x00004414
  818. #define  DEFAULT_MB_MACRX_LOW_WATER   0x00000020
  819. #define  DEFAULT_MB_MACRX_LOW_WATER_JUMBO 0x00000098
  820. #define BUFMGR_MB_HIGH_WATER 0x00004418
  821. #define  DEFAULT_MB_HIGH_WATER  0x00000060
  822. #define  DEFAULT_MB_HIGH_WATER_JUMBO  0x0000017c
  823. #define BUFMGR_RX_MB_ALLOC_REQ 0x0000441c
  824. #define  BUFMGR_MB_ALLOC_BIT  0x10000000
  825. #define BUFMGR_RX_MB_ALLOC_RESP 0x00004420
  826. #define BUFMGR_TX_MB_ALLOC_REQ 0x00004424
  827. #define BUFMGR_TX_MB_ALLOC_RESP 0x00004428
  828. #define BUFMGR_DMA_DESC_POOL_ADDR 0x0000442c
  829. #define BUFMGR_DMA_DESC_POOL_SIZE 0x00004430
  830. #define BUFMGR_DMA_LOW_WATER 0x00004434
  831. #define  DEFAULT_DMA_LOW_WATER  0x00000005
  832. #define BUFMGR_DMA_HIGH_WATER 0x00004438
  833. #define  DEFAULT_DMA_HIGH_WATER  0x0000000a
  834. #define BUFMGR_RX_DMA_ALLOC_REQ 0x0000443c
  835. #define BUFMGR_RX_DMA_ALLOC_RESP 0x00004440
  836. #define BUFMGR_TX_DMA_ALLOC_REQ 0x00004444
  837. #define BUFMGR_TX_DMA_ALLOC_RESP 0x00004448
  838. #define BUFMGR_HWDIAG_0 0x0000444c
  839. #define BUFMGR_HWDIAG_1 0x00004450
  840. #define BUFMGR_HWDIAG_2 0x00004454
  841. /* 0x4458 --> 0x4800 unused */
  843. /* Read DMA control registers */
  844. #define RDMAC_MODE 0x00004800
  845. #define  RDMAC_MODE_RESET  0x00000001
  846. #define  RDMAC_MODE_ENABLE  0x00000002
  847. #define  RDMAC_MODE_TGTABORT_ENAB  0x00000004
  848. #define  RDMAC_MODE_MSTABORT_ENAB  0x00000008
  849. #define  RDMAC_MODE_PARITYERR_ENAB  0x00000010
  850. #define  RDMAC_MODE_ADDROFLOW_ENAB  0x00000020
  851. #define  RDMAC_MODE_FIFOOFLOW_ENAB  0x00000040
  852. #define  RDMAC_MODE_FIFOURUN_ENAB  0x00000080
  853. #define  RDMAC_MODE_FIFOOREAD_ENAB  0x00000100
  854. #define  RDMAC_MODE_LNGREAD_ENAB  0x00000200
  855. #define  RDMAC_MODE_SPLIT_ENABLE  0x00000800
  856. #define  RDMAC_MODE_SPLIT_RESET  0x00001000
  857. #define RDMAC_STATUS 0x00004804
  858. #define  RDMAC_STATUS_TGTABORT  0x00000004
  859. #define  RDMAC_STATUS_MSTABORT  0x00000008
  860. #define  RDMAC_STATUS_PARITYERR  0x00000010
  861. #define  RDMAC_STATUS_ADDROFLOW  0x00000020
  862. #define  RDMAC_STATUS_FIFOOFLOW  0x00000040
  863. #define  RDMAC_STATUS_FIFOURUN  0x00000080
  864. #define  RDMAC_STATUS_FIFOOREAD  0x00000100
  865. #define  RDMAC_STATUS_LNGREAD  0x00000200
  866. /* 0x4808 --> 0x4c00 unused */
  868. /* Write DMA control registers */
  869. #define WDMAC_MODE 0x00004c00
  870. #define  WDMAC_MODE_RESET  0x00000001
  871. #define  WDMAC_MODE_ENABLE  0x00000002
  872. #define  WDMAC_MODE_TGTABORT_ENAB  0x00000004
  873. #define  WDMAC_MODE_MSTABORT_ENAB  0x00000008
  874. #define  WDMAC_MODE_PARITYERR_ENAB  0x00000010
  875. #define  WDMAC_MODE_ADDROFLOW_ENAB  0x00000020
  876. #define  WDMAC_MODE_FIFOOFLOW_ENAB  0x00000040
  877. #define  WDMAC_MODE_FIFOURUN_ENAB  0x00000080
  878. #define  WDMAC_MODE_FIFOOREAD_ENAB  0x00000100
  879. #define  WDMAC_MODE_LNGREAD_ENAB  0x00000200
  880. #define WDMAC_STATUS 0x00004c04
  881. #define  WDMAC_STATUS_TGTABORT  0x00000004
  882. #define  WDMAC_STATUS_MSTABORT  0x00000008
  883. #define  WDMAC_STATUS_PARITYERR  0x00000010
  884. #define  WDMAC_STATUS_ADDROFLOW  0x00000020
  885. #define  WDMAC_STATUS_FIFOOFLOW  0x00000040
  886. #define  WDMAC_STATUS_FIFOURUN  0x00000080
  887. #define  WDMAC_STATUS_FIFOOREAD  0x00000100
  888. #define  WDMAC_STATUS_LNGREAD  0x00000200
  889. /* 0x4c08 --> 0x5000 unused */
  891. /* Per-cpu register offsets (arm9) */
  892. #define CPU_MODE 0x00000000
  893. #define  CPU_MODE_RESET  0x00000001
  894. #define  CPU_MODE_HALT  0x00000400
  895. #define CPU_STATE 0x00000004
  896. #define CPU_EVTMASK 0x00000008
  897. /* 0xc --> 0x1c reserved */
  898. #define CPU_PC 0x0000001c
  899. #define CPU_INSN 0x00000020
  900. #define CPU_SPAD_UFLOW 0x00000024
  901. #define CPU_WDOG_CLEAR 0x00000028
  902. #define CPU_WDOG_VECTOR 0x0000002c
  903. #define CPU_WDOG_PC 0x00000030
  904. #define CPU_HW_BP 0x00000034
  905. /* 0x38 --> 0x44 unused */
  906. #define CPU_WDOG_SAVED_STATE 0x00000044
  907. #define CPU_LAST_BRANCH_ADDR 0x00000048
  908. #define CPU_SPAD_UFLOW_SET 0x0000004c
  909. /* 0x50 --> 0x200 unused */
  910. #define CPU_R0 0x00000200
  911. #define CPU_R1 0x00000204
  912. #define CPU_R2 0x00000208
  913. #define CPU_R3 0x0000020c
  914. #define CPU_R4 0x00000210
  915. #define CPU_R5 0x00000214
  916. #define CPU_R6 0x00000218
  917. #define CPU_R7 0x0000021c
  918. #define CPU_R8 0x00000220
  919. #define CPU_R9 0x00000224
  920. #define CPU_R10 0x00000228
  921. #define CPU_R11 0x0000022c
  922. #define CPU_R12 0x00000230
  923. #define CPU_R13 0x00000234
  924. #define CPU_R14 0x00000238
  925. #define CPU_R15 0x0000023c
  926. #define CPU_R16 0x00000240
  927. #define CPU_R17 0x00000244
  928. #define CPU_R18 0x00000248
  929. #define CPU_R19 0x0000024c
  930. #define CPU_R20 0x00000250
  931. #define CPU_R21 0x00000254
  932. #define CPU_R22 0x00000258
  933. #define CPU_R23 0x0000025c
  934. #define CPU_R24 0x00000260
  935. #define CPU_R25 0x00000264
  936. #define CPU_R26 0x00000268
  937. #define CPU_R27 0x0000026c
  938. #define CPU_R28 0x00000270
  939. #define CPU_R29 0x00000274
  940. #define CPU_R30 0x00000278
  941. #define CPU_R31 0x0000027c
  942. /* 0x280 --> 0x400 unused */
  944. #define RX_CPU_BASE 0x00005000
  945. #define TX_CPU_BASE 0x00005400
  947. /* Mailboxes */
  948. #define GRCMBOX_INTERRUPT_0 0x00005800 /* 64-bit */
  949. #define GRCMBOX_INTERRUPT_1 0x00005808 /* 64-bit */
  950. #define GRCMBOX_INTERRUPT_2 0x00005810 /* 64-bit */
  951. #define GRCMBOX_INTERRUPT_3 0x00005818 /* 64-bit */
  952. #define GRCMBOX_GENERAL_0 0x00005820 /* 64-bit */
  953. #define GRCMBOX_GENERAL_1 0x00005828 /* 64-bit */
  954. #define GRCMBOX_GENERAL_2 0x00005830 /* 64-bit */
  955. #define GRCMBOX_GENERAL_3 0x00005838 /* 64-bit */
  956. #define GRCMBOX_GENERAL_4 0x00005840 /* 64-bit */
  957. #define GRCMBOX_GENERAL_5 0x00005848 /* 64-bit */
  958. #define GRCMBOX_GENERAL_6 0x00005850 /* 64-bit */
  959. #define GRCMBOX_GENERAL_7 0x00005858 /* 64-bit */
  960. #define GRCMBOX_RELOAD_STAT 0x00005860 /* 64-bit */
  961. #define GRCMBOX_RCVSTD_PROD_IDX 0x00005868 /* 64-bit */
  962. #define GRCMBOX_RCVJUMBO_PROD_IDX 0x00005870 /* 64-bit */
  963. #define GRCMBOX_RCVMINI_PROD_IDX 0x00005878 /* 64-bit */
  964. #define GRCMBOX_RCVRET_CON_IDX_0 0x00005880 /* 64-bit */
  965. #define GRCMBOX_RCVRET_CON_IDX_1 0x00005888 /* 64-bit */
  966. #define GRCMBOX_RCVRET_CON_IDX_2 0x00005890 /* 64-bit */
  967. #define GRCMBOX_RCVRET_CON_IDX_3 0x00005898 /* 64-bit */
  968. #define GRCMBOX_RCVRET_CON_IDX_4 0x000058a0 /* 64-bit */
  969. #define GRCMBOX_RCVRET_CON_IDX_5 0x000058a8 /* 64-bit */
  970. #define GRCMBOX_RCVRET_CON_IDX_6 0x000058b0 /* 64-bit */
  971. #define GRCMBOX_RCVRET_CON_IDX_7 0x000058b8 /* 64-bit */
  972. #define GRCMBOX_RCVRET_CON_IDX_8 0x000058c0 /* 64-bit */
  973. #define GRCMBOX_RCVRET_CON_IDX_9 0x000058c8 /* 64-bit */
  974. #define GRCMBOX_RCVRET_CON_IDX_10 0x000058d0 /* 64-bit */
  975. #define GRCMBOX_RCVRET_CON_IDX_11 0x000058d8 /* 64-bit */
  976. #define GRCMBOX_RCVRET_CON_IDX_12 0x000058e0 /* 64-bit */
  977. #define GRCMBOX_RCVRET_CON_IDX_13 0x000058e8 /* 64-bit */
  978. #define GRCMBOX_RCVRET_CON_IDX_14 0x000058f0 /* 64-bit */
  979. #define GRCMBOX_RCVRET_CON_IDX_15 0x000058f8 /* 64-bit */
  980. #define GRCMBOX_SNDHOST_PROD_IDX_0 0x00005900 /* 64-bit */
  981. #define GRCMBOX_SNDHOST_PROD_IDX_1 0x00005908 /* 64-bit */
  982. #define GRCMBOX_SNDHOST_PROD_IDX_2 0x00005910 /* 64-bit */
  983. #define GRCMBOX_SNDHOST_PROD_IDX_3 0x00005918 /* 64-bit */
  984. #define GRCMBOX_SNDHOST_PROD_IDX_4 0x00005920 /* 64-bit */
  985. #define GRCMBOX_SNDHOST_PROD_IDX_5 0x00005928 /* 64-bit */
  986. #define GRCMBOX_SNDHOST_PROD_IDX_6 0x00005930 /* 64-bit */
  987. #define GRCMBOX_SNDHOST_PROD_IDX_7 0x00005938 /* 64-bit */
  988. #define GRCMBOX_SNDHOST_PROD_IDX_8 0x00005940 /* 64-bit */
  989. #define GRCMBOX_SNDHOST_PROD_IDX_9 0x00005948 /* 64-bit */
  990. #define GRCMBOX_SNDHOST_PROD_IDX_10 0x00005950 /* 64-bit */
  991. #define GRCMBOX_SNDHOST_PROD_IDX_11 0x00005958 /* 64-bit */
  992. #define GRCMBOX_SNDHOST_PROD_IDX_12 0x00005960 /* 64-bit */
  993. #define GRCMBOX_SNDHOST_PROD_IDX_13 0x00005968 /* 64-bit */
  994. #define GRCMBOX_SNDHOST_PROD_IDX_14 0x00005970 /* 64-bit */
  995. #define GRCMBOX_SNDHOST_PROD_IDX_15 0x00005978 /* 64-bit */
  996. #define GRCMBOX_SNDNIC_PROD_IDX_0 0x00005980 /* 64-bit */
  997. #define GRCMBOX_SNDNIC_PROD_IDX_1 0x00005988 /* 64-bit */
  998. #define GRCMBOX_SNDNIC_PROD_IDX_2 0x00005990 /* 64-bit */
  999. #define GRCMBOX_SNDNIC_PROD_IDX_3 0x00005998 /* 64-bit */
  1000. #define GRCMBOX_SNDNIC_PROD_IDX_4 0x000059a0 /* 64-bit */
  1001. #define GRCMBOX_SNDNIC_PROD_IDX_5 0x000059a8 /* 64-bit */
  1002. #define GRCMBOX_SNDNIC_PROD_IDX_6 0x000059b0 /* 64-bit */
  1003. #define GRCMBOX_SNDNIC_PROD_IDX_7 0x000059b8 /* 64-bit */
  1004. #define GRCMBOX_SNDNIC_PROD_IDX_8 0x000059c0 /* 64-bit */
  1005. #define GRCMBOX_SNDNIC_PROD_IDX_9 0x000059c8 /* 64-bit */
  1006. #define GRCMBOX_SNDNIC_PROD_IDX_10 0x000059d0 /* 64-bit */
  1007. #define GRCMBOX_SNDNIC_PROD_IDX_11 0x000059d8 /* 64-bit */
  1008. #define GRCMBOX_SNDNIC_PROD_IDX_12 0x000059e0 /* 64-bit */
  1009. #define GRCMBOX_SNDNIC_PROD_IDX_13 0x000059e8 /* 64-bit */
  1010. #define GRCMBOX_SNDNIC_PROD_IDX_14 0x000059f0 /* 64-bit */
  1011. #define GRCMBOX_SNDNIC_PROD_IDX_15 0x000059f8 /* 64-bit */
  1012. #define GRCMBOX_HIGH_PRIO_EV_VECTOR 0x00005a00
  1013. #define GRCMBOX_HIGH_PRIO_EV_MASK 0x00005a04
  1014. #define GRCMBOX_LOW_PRIO_EV_VEC 0x00005a08
  1015. #define GRCMBOX_LOW_PRIO_EV_MASK 0x00005a0c
  1016. /* 0x5a10 --> 0x5c00 */
  1018. /* Flow Through queues */
  1019. #define FTQ_RESET 0x00005c00
  1020. /* 0x5c04 --> 0x5c10 unused */
  1021. #define FTQ_DMA_NORM_READ_CTL 0x00005c10
  1022. #define FTQ_DMA_NORM_READ_FULL_CNT 0x00005c14
  1023. #define FTQ_DMA_NORM_READ_FIFO_ENQDEQ 0x00005c18
  1024. #define FTQ_DMA_NORM_READ_WRITE_PEEK 0x00005c1c
  1025. #define FTQ_DMA_HIGH_READ_CTL 0x00005c20
  1026. #define FTQ_DMA_HIGH_READ_FULL_CNT 0x00005c24
  1027. #define FTQ_DMA_HIGH_READ_FIFO_ENQDEQ 0x00005c28
  1028. #define FTQ_DMA_HIGH_READ_WRITE_PEEK 0x00005c2c
  1029. #define FTQ_DMA_COMP_DISC_CTL 0x00005c30
  1030. #define FTQ_DMA_COMP_DISC_FULL_CNT 0x00005c34
  1031. #define FTQ_DMA_COMP_DISC_FIFO_ENQDEQ 0x00005c38
  1032. #define FTQ_DMA_COMP_DISC_WRITE_PEEK 0x00005c3c
  1033. #define FTQ_SEND_BD_COMP_CTL 0x00005c40
  1034. #define FTQ_SEND_BD_COMP_FULL_CNT 0x00005c44
  1035. #define FTQ_SEND_BD_COMP_FIFO_ENQDEQ 0x00005c48
  1036. #define FTQ_SEND_BD_COMP_WRITE_PEEK 0x00005c4c
  1037. #define FTQ_SEND_DATA_INIT_CTL 0x00005c50
  1038. #define FTQ_SEND_DATA_INIT_FULL_CNT 0x00005c54
  1039. #define FTQ_SEND_DATA_INIT_FIFO_ENQDEQ 0x00005c58
  1040. #define FTQ_SEND_DATA_INIT_WRITE_PEEK 0x00005c5c
  1041. #define FTQ_DMA_NORM_WRITE_CTL 0x00005c60
  1042. #define FTQ_DMA_NORM_WRITE_FULL_CNT 0x00005c64
  1043. #define FTQ_DMA_NORM_WRITE_FIFO_ENQDEQ 0x00005c68
  1044. #define FTQ_DMA_NORM_WRITE_WRITE_PEEK 0x00005c6c
  1045. #define FTQ_DMA_HIGH_WRITE_CTL 0x00005c70
  1046. #define FTQ_DMA_HIGH_WRITE_FULL_CNT 0x00005c74
  1047. #define FTQ_DMA_HIGH_WRITE_FIFO_ENQDEQ 0x00005c78
  1048. #define FTQ_DMA_HIGH_WRITE_WRITE_PEEK 0x00005c7c
  1049. #define FTQ_SWTYPE1_CTL 0x00005c80
  1050. #define FTQ_SWTYPE1_FULL_CNT 0x00005c84
  1051. #define FTQ_SWTYPE1_FIFO_ENQDEQ 0x00005c88
  1052. #define FTQ_SWTYPE1_WRITE_PEEK 0x00005c8c
  1053. #define FTQ_SEND_DATA_COMP_CTL 0x00005c90
  1054. #define FTQ_SEND_DATA_COMP_FULL_CNT 0x00005c94
  1055. #define FTQ_SEND_DATA_COMP_FIFO_ENQDEQ 0x00005c98
  1056. #define FTQ_SEND_DATA_COMP_WRITE_PEEK 0x00005c9c
  1057. #define FTQ_HOST_COAL_CTL 0x00005ca0
  1058. #define FTQ_HOST_COAL_FULL_CNT 0x00005ca4
  1059. #define FTQ_HOST_COAL_FIFO_ENQDEQ 0x00005ca8
  1060. #define FTQ_HOST_COAL_WRITE_PEEK 0x00005cac
  1061. #define FTQ_MAC_TX_CTL 0x00005cb0
  1062. #define FTQ_MAC_TX_FULL_CNT 0x00005cb4
  1063. #define FTQ_MAC_TX_FIFO_ENQDEQ 0x00005cb8
  1064. #define FTQ_MAC_TX_WRITE_PEEK 0x00005cbc
  1065. #define FTQ_MB_FREE_CTL 0x00005cc0
  1066. #define FTQ_MB_FREE_FULL_CNT 0x00005cc4
  1067. #define FTQ_MB_FREE_FIFO_ENQDEQ 0x00005cc8
  1068. #define FTQ_MB_FREE_WRITE_PEEK 0x00005ccc
  1069. #define FTQ_RCVBD_COMP_CTL 0x00005cd0
  1070. #define FTQ_RCVBD_COMP_FULL_CNT 0x00005cd4
  1071. #define FTQ_RCVBD_COMP_FIFO_ENQDEQ 0x00005cd8
  1072. #define FTQ_RCVBD_COMP_WRITE_PEEK 0x00005cdc
  1073. #define FTQ_RCVLST_PLMT_CTL 0x00005ce0
  1074. #define FTQ_RCVLST_PLMT_FULL_CNT 0x00005ce4
  1075. #define FTQ_RCVLST_PLMT_FIFO_ENQDEQ 0x00005ce8
  1076. #define FTQ_RCVLST_PLMT_WRITE_PEEK 0x00005cec
  1077. #define FTQ_RCVDATA_INI_CTL 0x00005cf0
  1078. #define FTQ_RCVDATA_INI_FULL_CNT 0x00005cf4
  1079. #define FTQ_RCVDATA_INI_FIFO_ENQDEQ 0x00005cf8
  1080. #define FTQ_RCVDATA_INI_WRITE_PEEK 0x00005cfc
  1081. #define FTQ_RCVDATA_COMP_CTL 0x00005d00
  1082. #define FTQ_RCVDATA_COMP_FULL_CNT 0x00005d04
  1083. #define FTQ_RCVDATA_COMP_FIFO_ENQDEQ 0x00005d08
  1084. #define FTQ_RCVDATA_COMP_WRITE_PEEK 0x00005d0c
  1085. #define FTQ_SWTYPE2_CTL 0x00005d10
  1086. #define FTQ_SWTYPE2_FULL_CNT 0x00005d14
  1087. #define FTQ_SWTYPE2_FIFO_ENQDEQ 0x00005d18
  1088. #define FTQ_SWTYPE2_WRITE_PEEK 0x00005d1c
  1089. /* 0x5d20 --> 0x6000 unused */
  1091. /* Message signaled interrupt registers */
  1092. #define MSGINT_MODE 0x00006000
  1093. #define  MSGINT_MODE_RESET  0x00000001
  1094. #define  MSGINT_MODE_ENABLE  0x00000002
  1095. #define MSGINT_STATUS 0x00006004
  1096. #define MSGINT_FIFO 0x00006008
  1097. /* 0x600c --> 0x6400 unused */
  1099. /* DMA completion registers */
  1100. #define DMAC_MODE 0x00006400
  1101. #define  DMAC_MODE_RESET  0x00000001
  1102. #define  DMAC_MODE_ENABLE  0x00000002
  1103. /* 0x6404 --> 0x6800 unused */
  1105. /* GRC registers */
  1106. #define GRC_MODE 0x00006800
  1107. #define  GRC_MODE_UPD_ON_COAL 0x00000001
  1108. #define  GRC_MODE_BSWAP_NONFRM_DATA 0x00000002
  1109. #define  GRC_MODE_WSWAP_NONFRM_DATA 0x00000004
  1110. #define  GRC_MODE_BSWAP_DATA 0x00000010
  1111. #define  GRC_MODE_WSWAP_DATA 0x00000020
  1112. #define  GRC_MODE_SPLITHDR 0x00000100
  1113. #define  GRC_MODE_NOFRM_CRACKING 0x00000200
  1114. #define  GRC_MODE_INCL_CRC 0x00000400
  1115. #define  GRC_MODE_ALLOW_BAD_FRMS 0x00000800
  1116. #define  GRC_MODE_NOIRQ_ON_SENDS 0x00002000
  1117. #define  GRC_MODE_NOIRQ_ON_RCV 0x00004000
  1118. #define  GRC_MODE_FORCE_PCI32BIT 0x00008000
  1119. #define  GRC_MODE_HOST_STACKUP 0x00010000
  1120. #define  GRC_MODE_HOST_SENDBDS 0x00020000
  1121. #define  GRC_MODE_NO_TX_PHDR_CSUM 0x00100000
  1122. #define  GRC_MODE_NO_RX_PHDR_CSUM 0x00800000
  1123. #define  GRC_MODE_IRQ_ON_TX_CPU_ATTN 0x01000000
  1124. #define  GRC_MODE_IRQ_ON_RX_CPU_ATTN 0x02000000
  1125. #define  GRC_MODE_IRQ_ON_MAC_ATTN 0x04000000
  1126. #define  GRC_MODE_IRQ_ON_DMA_ATTN 0x08000000
  1127. #define  GRC_MODE_IRQ_ON_FLOW_ATTN 0x10000000
  1128. #define  GRC_MODE_4X_NIC_SEND_RINGS 0x20000000
  1129. #define  GRC_MODE_MCAST_FRM_ENABLE 0x40000000
  1130. #define GRC_MISC_CFG 0x00006804
  1131. #define  GRC_MISC_CFG_CORECLK_RESET 0x00000001
  1132. #define  GRC_MISC_CFG_PRESCALAR_MASK 0x000000fe
  1133. #define  GRC_MISC_CFG_PRESCALAR_SHIFT 1
  1134. #define  GRC_MISC_CFG_BOARD_ID_MASK 0x0001e000
  1135. #define  GRC_MISC_CFG_BOARD_ID_5700 0x0001e000
  1136. #define  GRC_MISC_CFG_BOARD_ID_5701 0x00000000
  1137. #define  GRC_MISC_CFG_BOARD_ID_5702FE 0x00004000
  1138. #define  GRC_MISC_CFG_BOARD_ID_5703 0x00000000
  1139. #define  GRC_MISC_CFG_BOARD_ID_5703S 0x00002000
  1140. #define  GRC_MISC_CFG_BOARD_ID_5704 0x00000000
  1141. #define  GRC_MISC_CFG_BOARD_ID_5704CIOBE 0x00004000
  1142. #define  GRC_MISC_CFG_BOARD_ID_AC91002A1 0x00018000
  1143. #define GRC_LOCAL_CTRL 0x00006808
  1144. #define  GRC_LCLCTRL_INT_ACTIVE 0x00000001
  1145. #define  GRC_LCLCTRL_CLEARINT 0x00000002
  1146. #define  GRC_LCLCTRL_SETINT 0x00000004
  1147. #define  GRC_LCLCTRL_INT_ON_ATTN 0x00000008
  1148. #define  GRC_LCLCTRL_GPIO_INPUT0 0x00000100
  1149. #define  GRC_LCLCTRL_GPIO_INPUT1 0x00000200
  1150. #define  GRC_LCLCTRL_GPIO_INPUT2 0x00000400
  1151. #define  GRC_LCLCTRL_GPIO_OE0 0x00000800
  1152. #define  GRC_LCLCTRL_GPIO_OE1 0x00001000
  1153. #define  GRC_LCLCTRL_GPIO_OE2 0x00002000
  1154. #define  GRC_LCLCTRL_GPIO_OUTPUT0 0x00004000
  1155. #define  GRC_LCLCTRL_GPIO_OUTPUT1 0x00008000
  1156. #define  GRC_LCLCTRL_GPIO_OUTPUT2 0x00010000
  1157. #define  GRC_LCLCTRL_EXTMEM_ENABLE 0x00020000
  1158. #define  GRC_LCLCTRL_MEMSZ_MASK 0x001c0000
  1159. #define  GRC_LCLCTRL_MEMSZ_256K 0x00000000
  1160. #define  GRC_LCLCTRL_MEMSZ_512K 0x00040000
  1161. #define  GRC_LCLCTRL_MEMSZ_1M 0x00080000
  1162. #define  GRC_LCLCTRL_MEMSZ_2M 0x000c0000
  1163. #define  GRC_LCLCTRL_MEMSZ_4M 0x00100000
  1164. #define  GRC_LCLCTRL_MEMSZ_8M 0x00140000
  1165. #define  GRC_LCLCTRL_MEMSZ_16M 0x00180000
  1166. #define  GRC_LCLCTRL_BANK_SELECT 0x00200000
  1167. #define  GRC_LCLCTRL_SSRAM_TYPE 0x00400000
  1168. #define  GRC_LCLCTRL_AUTO_SEEPROM 0x01000000
  1169. #define GRC_TIMER 0x0000680c
  1170. #define GRC_RX_CPU_EVENT 0x00006810
  1171. #define GRC_RX_TIMER_REF 0x00006814
  1172. #define GRC_RX_CPU_SEM 0x00006818
  1173. #define GRC_REMOTE_RX_CPU_ATTN 0x0000681c
  1174. #define GRC_TX_CPU_EVENT 0x00006820
  1175. #define GRC_TX_TIMER_REF 0x00006824
  1176. #define GRC_TX_CPU_SEM 0x00006828
  1177. #define GRC_REMOTE_TX_CPU_ATTN 0x0000682c
  1178. #define GRC_MEM_POWER_UP 0x00006830 /* 64-bit */
  1179. #define GRC_EEPROM_ADDR 0x00006838
  1180. #define  EEPROM_ADDR_WRITE 0x00000000
  1181. #define  EEPROM_ADDR_READ 0x80000000
  1182. #define  EEPROM_ADDR_COMPLETE 0x40000000
  1183. #define  EEPROM_ADDR_FSM_RESET 0x20000000
  1184. #define  EEPROM_ADDR_DEVID_MASK 0x1c000000
  1185. #define  EEPROM_ADDR_DEVID_SHIFT 26
  1186. #define  EEPROM_ADDR_START 0x02000000
  1187. #define  EEPROM_ADDR_CLKPERD_SHIFT 16
  1188. #define  EEPROM_ADDR_ADDR_MASK 0x0000ffff
  1189. #define  EEPROM_ADDR_ADDR_SHIFT 0
  1190. #define  EEPROM_DEFAULT_CLOCK_PERIOD 0x60
  1191. #define  EEPROM_CHIP_SIZE (64 * 1024)
  1192. #define GRC_EEPROM_DATA 0x0000683c
  1193. #define GRC_EEPROM_CTRL 0x00006840
  1194. #define GRC_MDI_CTRL 0x00006844
  1195. #define GRC_SEEPROM_DELAY 0x00006848
  1196. /* 0x684c --> 0x6c00 unused */
  1198. /* 0x6c00 --> 0x7000 unused */
  1200. /* NVRAM Control registers */
  1201. #define NVRAM_CMD 0x00007000
  1202. #define  NVRAM_CMD_RESET  0x00000001
  1203. #define  NVRAM_CMD_DONE  0x00000008
  1204. #define  NVRAM_CMD_GO  0x00000010
  1205. #define  NVRAM_CMD_WR  0x00000020
  1206. #define  NVRAM_CMD_RD  0x00000000
  1207. #define  NVRAM_CMD_ERASE  0x00000040
  1208. #define  NVRAM_CMD_FIRST  0x00000080
  1209. #define  NVRAM_CMD_LAST  0x00000100
  1210. #define NVRAM_STAT 0x00007004
  1211. #define NVRAM_WRDATA 0x00007008
  1212. #define NVRAM_ADDR 0x0000700c
  1213. #define  NVRAM_ADDR_MSK 0x00ffffff
  1214. #define NVRAM_RDDATA 0x00007010
  1215. #define NVRAM_CFG1 0x00007014
  1216. #define  NVRAM_CFG1_FLASHIF_ENAB  0x00000001
  1217. #define  NVRAM_CFG1_BUFFERED_MODE  0x00000002
  1218. #define  NVRAM_CFG1_PASS_THRU  0x00000004
  1219. #define  NVRAM_CFG1_BIT_BANG  0x00000008
  1220. #define  NVRAM_CFG1_COMPAT_BYPASS  0x80000000
  1221. #define NVRAM_CFG2 0x00007018
  1222. #define NVRAM_CFG3 0x0000701c
  1223. #define NVRAM_SWARB 0x00007020
  1224. #define  SWARB_REQ_SET0  0x00000001
  1225. #define  SWARB_REQ_SET1  0x00000002
  1226. #define  SWARB_REQ_SET2  0x00000004
  1227. #define  SWARB_REQ_SET3  0x00000008
  1228. #define  SWARB_REQ_CLR0  0x00000010
  1229. #define  SWARB_REQ_CLR1  0x00000020
  1230. #define  SWARB_REQ_CLR2  0x00000040
  1231. #define  SWARB_REQ_CLR3  0x00000080
  1232. #define  SWARB_GNT0  0x00000100
  1233. #define  SWARB_GNT1  0x00000200
  1234. #define  SWARB_GNT2  0x00000400
  1235. #define  SWARB_GNT3  0x00000800
  1236. #define  SWARB_REQ0  0x00001000
  1237. #define  SWARB_REQ1  0x00002000
  1238. #define  SWARB_REQ2  0x00004000
  1239. #define  SWARB_REQ3  0x00008000
  1240. #define    NVRAM_BUFFERED_PAGE_SIZE    264
  1241. #define    NVRAM_BUFFERED_PAGE_POS    9
  1242. /* 0x7024 --> 0x7400 unused */
  1244. /* 0x7400 --> 0x8000 unused */
  1246. /* 32K Window into NIC internal memory */
  1247. #define NIC_SRAM_WIN_BASE 0x00008000
  1249. /* Offsets into first 32k of NIC internal memory. */
  1250. #define NIC_SRAM_PAGE_ZERO 0x00000000
  1251. #define NIC_SRAM_SEND_RCB 0x00000100 /* 16 * TG3_BDINFO_... */
  1252. #define NIC_SRAM_RCV_RET_RCB 0x00000200 /* 16 * TG3_BDINFO_... */
  1253. #define NIC_SRAM_STATS_BLK 0x00000300
  1254. #define NIC_SRAM_STATUS_BLK 0x00000b00
  1256. #define NIC_SRAM_FIRMWARE_MBOX 0x00000b50
  1257. #define  NIC_SRAM_FIRMWARE_MBOX_MAGIC1  0x4B657654
  1258. #define  NIC_SRAM_FIRMWARE_MBOX_MAGIC2  0x4861764b /* !dma on linkchg */
  1260. #define NIC_SRAM_DATA_SIG 0x00000b54
  1261. #define  NIC_SRAM_DATA_SIG_MAGIC  0x4b657654 /* ascii for 'KevT' */
  1263. #define NIC_SRAM_DATA_CFG 0x00000b58
  1264. #define  NIC_SRAM_DATA_CFG_LED_MODE_MASK  0x0000000c
  1265. #define  NIC_SRAM_DATA_CFG_LED_MODE_UNKNOWN  0x00000000
  1266. #define  NIC_SRAM_DATA_CFG_LED_TRIPLE_SPD  0x00000004
  1267. #define  NIC_SRAM_DATA_CFG_LED_OPEN_DRAIN  0x00000004
  1268. #define  NIC_SRAM_DATA_CFG_LED_LINK_SPD  0x00000008
  1269. #define  NIC_SRAM_DATA_CFG_LED_OUTPUT  0x00000008
  1270. #define  NIC_SRAM_DATA_CFG_PHY_TYPE_MASK  0x00000030
  1271. #define  NIC_SRAM_DATA_CFG_PHY_TYPE_UNKNOWN  0x00000000
  1272. #define  NIC_SRAM_DATA_CFG_PHY_TYPE_COPPER  0x00000010
  1273. #define  NIC_SRAM_DATA_CFG_PHY_TYPE_FIBER  0x00000020
  1274. #define  NIC_SRAM_DATA_CFG_WOL_ENABLE  0x00000040
  1275. #define  NIC_SRAM_DATA_CFG_ASF_ENABLE  0x00000080
  1276. #define  NIC_SRAM_DATA_CFG_EEPROM_WP  0x00000100
  1277. #define  NIC_SRAM_DATA_CFG_FIBER_WOL  0x00004000
  1279. #define NIC_SRAM_DATA_PHY_ID 0x00000b74
  1280. #define  NIC_SRAM_DATA_PHY_ID1_MASK  0xffff0000
  1281. #define  NIC_SRAM_DATA_PHY_ID2_MASK  0x0000ffff
  1283. #define NIC_SRAM_FW_CMD_MBOX 0x00000b78
  1284. #define  FWCMD_NICDRV_ALIVE  0x00000001
  1285. #define  FWCMD_NICDRV_PAUSE_FW  0x00000002
  1286. #define  FWCMD_NICDRV_IPV4ADDR_CHG  0x00000003
  1287. #define  FWCMD_NICDRV_IPV6ADDR_CHG  0x00000004
  1288. #define  FWCMD_NICDRV_FIX_DMAR  0x00000005
  1289. #define  FWCMD_NICDRV_FIX_DMAW  0x00000006
  1290. #define NIC_SRAM_FW_CMD_LEN_MBOX 0x00000b7c
  1291. #define NIC_SRAM_FW_CMD_DATA_MBOX 0x00000b80
  1292. #define NIC_SRAM_FW_ASF_STATUS_MBOX 0x00000c00
  1293. #define NIC_SRAM_FW_DRV_STATE_MBOX 0x00000c04
  1294. #define  DRV_STATE_START  0x00000001
  1295. #define  DRV_STATE_UNLOAD  0x00000002
  1296. #define  DRV_STATE_WOL  0x00000003
  1297. #define  DRV_STATE_SUSPEND  0x00000004
  1299. #define NIC_SRAM_FW_RESET_TYPE_MBOX 0x00000c08
  1301. #define NIC_SRAM_MAC_ADDR_HIGH_MBOX 0x00000c14
  1302. #define NIC_SRAM_MAC_ADDR_LOW_MBOX 0x00000c18
  1304. #if TG3_MINI_RING_WORKS
  1305. #define NIC_SRAM_RX_MINI_BUFFER_DESC 0x00001000
  1306. #endif
  1308. #define NIC_SRAM_DMA_DESC_POOL_BASE 0x00002000
  1309. #define  NIC_SRAM_DMA_DESC_POOL_SIZE  0x00002000
  1310. #define NIC_SRAM_TX_BUFFER_DESC 0x00004000 /* 512 entries */
  1311. #define NIC_SRAM_RX_BUFFER_DESC 0x00006000 /* 256 entries */
  1312. #define NIC_SRAM_RX_JUMBO_BUFFER_DESC 0x00007000 /* 256 entries */
  1313. #define NIC_SRAM_MBUF_POOL_BASE 0x00008000
  1314. #define  NIC_SRAM_MBUF_POOL_SIZE96  0x00018000
  1315. #define  NIC_SRAM_MBUF_POOL_SIZE64  0x00010000
  1317. /* Currently this is fixed. */
  1318. #define PHY_ADDR 0x01
  1320. /* Tigon3 specific PHY MII registers. */
  1321. #define  TG3_BMCR_SPEED1000 0x0040
  1323. #define MII_TG3_CTRL 0x09 /* 1000-baseT control register */
  1324. #define  MII_TG3_CTRL_ADV_1000_HALF 0x0100
  1325. #define  MII_TG3_CTRL_ADV_1000_FULL 0x0200
  1326. #define  MII_TG3_CTRL_AS_MASTER 0x0800
  1327. #define  MII_TG3_CTRL_ENABLE_AS_MASTER 0x1000
  1329. #define MII_TG3_EXT_CTRL 0x10 /* Extended control register */
  1330. #define  MII_TG3_EXT_CTRL_LNK3_LED_MODE 0x0002
  1331. #define  MII_TG3_EXT_CTRL_TBI 0x8000
  1333. #define MII_TG3_EXT_STAT 0x11 /* Extended status register */
  1334. #define  MII_TG3_EXT_STAT_LPASS 0x0100
  1336. #define MII_TG3_DSP_RW_PORT 0x15 /* DSP coefficient read/write port */
  1338. #define MII_TG3_DSP_ADDRESS 0x17 /* DSP address register */
  1340. #define MII_TG3_AUX_CTRL 0x18 /* auxilliary control register */
  1342. #define MII_TG3_AUX_STAT 0x19 /* auxilliary status register */
  1343. #define MII_TG3_AUX_STAT_LPASS 0x0004
  1344. #define MII_TG3_AUX_STAT_SPDMASK 0x0700
  1345. #define MII_TG3_AUX_STAT_10HALF 0x0100
  1346. #define MII_TG3_AUX_STAT_10FULL 0x0200
  1347. #define MII_TG3_AUX_STAT_100HALF 0x0300
  1348. #define MII_TG3_AUX_STAT_100_4 0x0400
  1349. #define MII_TG3_AUX_STAT_100FULL 0x0500
  1350. #define MII_TG3_AUX_STAT_1000HALF 0x0600
  1351. #define MII_TG3_AUX_STAT_1000FULL 0x0700
  1353. #define MII_TG3_ISTAT 0x1a /* IRQ status register */
  1354. #define MII_TG3_IMASK 0x1b /* IRQ mask register */
  1356. /* ISTAT/IMASK event bits */
  1357. #define MII_TG3_INT_LINKCHG 0x0002
  1358. #define MII_TG3_INT_SPEEDCHG 0x0004
  1359. #define MII_TG3_INT_DUPLEXCHG 0x0008
  1360. #define MII_TG3_INT_ANEG_PAGE_RX 0x0400
  1362. /* XXX Add this to mii.h */
  1363. #ifndef ADVERTISE_PAUSE
  1364. #define ADVERTISE_PAUSE_CAP 0x0400
  1365. #endif
  1366. #ifndef ADVERTISE_PAUSE_ASYM
  1367. #define ADVERTISE_PAUSE_ASYM 0x0800
  1368. #endif
  1369. #ifndef LPA_PAUSE
  1370. #define LPA_PAUSE_CAP 0x0400
  1371. #endif
  1372. #ifndef LPA_PAUSE_ASYM
  1373. #define LPA_PAUSE_ASYM 0x0800
  1374. #endif
  1376. /* There are two ways to manage the TX descriptors on the tigon3.
  1377.  * Either the descriptors are in host DMA'able memory, or they
  1378.  * exist only in the cards on-chip SRAM.  All 16 send bds are under
  1379.  * the same mode, they may not be configured individually.
  1380.  *
  1381.  * The mode we use is controlled by TG3_FLAG_HOST_TXDS in tp->tg3_flags.
  1382.  *
  1383.  * To use host memory TX descriptors:
  1384.  * 1) Set GRC_MODE_HOST_SENDBDS in GRC_MODE register.
  1385.  *    Make sure GRC_MODE_4X_NIC_SEND_RINGS is clear.
  1386.  * 2) Allocate DMA'able memory.
  1387.  * 3) In NIC_SRAM_SEND_RCB (of desired index) of on-chip SRAM:
  1388.  *    a) Set TG3_BDINFO_HOST_ADDR to DMA address of memory
  1389.  *       obtained in step 2
  1390.  *    b) Set TG3_BDINFO_NIC_ADDR to NIC_SRAM_TX_BUFFER_DESC.
  1391.  *    c) Set len field of TG3_BDINFO_MAXLEN_FLAGS to number
  1392.  *            of TX descriptors.  Leave flags field clear.
  1393.  * 4) Access TX descriptors via host memory.  The chip
  1394.  *    will refetch into local SRAM as needed when producer
  1395.  *    index mailboxes are updated.
  1396.  *
  1397.  * To use on-chip TX descriptors:
  1398.  * 1) Set GRC_MODE_4X_NIC_SEND_RINGS in GRC_MODE register.
  1399.  *    Make sure GRC_MODE_HOST_SENDBDS is clear.
  1400.  * 2) In NIC_SRAM_SEND_RCB (of desired index) of on-chip SRAM:
  1401.  *    a) Set TG3_BDINFO_HOST_ADDR to zero.
  1402.  *    b) Set TG3_BDINFO_NIC_ADDR to NIC_SRAM_TX_BUFFER_DESC
  1403.  *    c) TG3_BDINFO_MAXLEN_FLAGS is don't care.
  1404.  * 3) Access TX descriptors directly in on-chip SRAM
  1405.  *    using normal {read,write}l().  (and not using
  1406.  *         pointer dereferencing of ioremap()'d memory like
  1407.  *    the broken Broadcom driver does)
  1408.  *
  1409.  * Note that BDINFO_FLAGS_DISABLED should be set in the flags field of
  1410.  * TG3_BDINFO_MAXLEN_FLAGS of all unused SEND_RCB indices.
  1411.  */
  1412. struct tg3_tx_buffer_desc {
  1413. u32 addr_hi;
  1414. u32 addr_lo;
  1416. u32 len_flags;
  1417. #define TXD_FLAG_TCPUDP_CSUM 0x0001
  1418. #define TXD_FLAG_IP_CSUM 0x0002
  1419. #define TXD_FLAG_END 0x0004
  1420. #define TXD_FLAG_IP_FRAG 0x0008
  1421. #define TXD_FLAG_IP_FRAG_END 0x0010
  1422. #define TXD_FLAG_VLAN 0x0040
  1423. #define TXD_FLAG_COAL_NOW 0x0080
  1424. #define TXD_FLAG_CPU_PRE_DMA 0x0100
  1425. #define TXD_FLAG_CPU_POST_DMA 0x0200
  1426. #define TXD_FLAG_ADD_SRC_ADDR 0x1000
  1427. #define TXD_FLAG_CHOOSE_SRC_ADDR 0x6000
  1428. #define TXD_FLAG_NO_CRC 0x8000
  1429. #define TXD_LEN_SHIFT 16
  1431. u32 vlan_tag;
  1432. #define TXD_VLAN_TAG_SHIFT 0
  1433. #define TXD_MSS_SHIFT 16
  1434. };
  1436. #define TXD_ADDR 0x00UL /* 64-bit */
  1437. #define TXD_LEN_FLAGS 0x08UL /* 32-bit (upper 16-bits are len) */
  1438. #define TXD_VLAN_TAG 0x0cUL /* 32-bit (upper 16-bits are tag) */
  1439. #define TXD_SIZE 0x10UL
  1441. struct tg3_rx_buffer_desc {
  1442. u32 addr_hi;
  1443. u32 addr_lo;
  1445. u32 idx_len;
  1446. #define RXD_IDX_MASK 0xffff0000
  1447. #define RXD_IDX_SHIFT 16
  1448. #define RXD_LEN_MASK 0x0000ffff
  1449. #define RXD_LEN_SHIFT 0
  1451. u32 type_flags;
  1452. #define RXD_TYPE_SHIFT 16
  1453. #define RXD_FLAGS_SHIFT 0
  1455. #define RXD_FLAG_END 0x0004
  1456. #if TG3_MINI_RING_WORKS
  1457. #define RXD_FLAG_MINI 0x0800
  1458. #endif
  1459. #define RXD_FLAG_JUMBO 0x0020
  1460. #define RXD_FLAG_VLAN 0x0040
  1461. #define RXD_FLAG_ERROR 0x0400
  1462. #define RXD_FLAG_IP_CSUM 0x1000
  1463. #define RXD_FLAG_TCPUDP_CSUM 0x2000
  1464. #define RXD_FLAG_IS_TCP 0x4000
  1466. u32 ip_tcp_csum;
  1467. #define RXD_IPCSUM_MASK 0xffff0000
  1468. #define RXD_IPCSUM_SHIFT 16
  1469. #define RXD_TCPCSUM_MASK 0x0000ffff
  1470. #define RXD_TCPCSUM_SHIFT 0
  1472. u32 err_vlan;
  1474. #define RXD_VLAN_MASK 0x0000ffff
  1476. #define RXD_ERR_BAD_CRC 0x00010000
  1477. #define RXD_ERR_COLLISION 0x00020000
  1478. #define RXD_ERR_LINK_LOST 0x00040000
  1479. #define RXD_ERR_PHY_DECODE 0x00080000
  1480. #define RXD_ERR_ODD_NIBBLE_RCVD_MII 0x00100000
  1481. #define RXD_ERR_MAC_ABRT 0x00200000
  1482. #define RXD_ERR_TOO_SMALL 0x00400000
  1483. #define RXD_ERR_NO_RESOURCES 0x00800000
  1484. #define RXD_ERR_HUGE_FRAME 0x01000000
  1485. #define RXD_ERR_MASK 0xffff0000
  1487. u32 reserved;
  1488. u32 opaque;
  1489. #define RXD_OPAQUE_INDEX_MASK 0x0000ffff
  1490. #define RXD_OPAQUE_INDEX_SHIFT 0
  1491. #define RXD_OPAQUE_RING_STD 0x00010000
  1492. #define RXD_OPAQUE_RING_JUMBO 0x00020000
  1493. #if TG3_MINI_RING_WORKS
  1494. #define RXD_OPAQUE_RING_MINI 0x00040000
  1495. #endif
  1496. #define RXD_OPAQUE_RING_MASK 0x00070000
  1497. };
  1499. struct tg3_ext_rx_buffer_desc {
  1500. struct {
  1501. u32 addr_hi;
  1502. u32 addr_lo;
  1503. } addrlist[3];
  1504. u32 len2_len1;
  1505. u32 resv_len3;
  1506. struct tg3_rx_buffer_desc std;
  1507. };
  1509. /* We only use this when testing out the DMA engine
  1510.  * at probe time.  This is the internal format of buffer
  1511.  * descriptors used by the chip at NIC_SRAM_DMA_DESCS.
  1512.  */
  1513. struct tg3_internal_buffer_desc {
  1514. u32 addr_hi;
  1515. u32 addr_lo;
  1516. u32 nic_mbuf;
  1517. /* XXX FIX THIS */
  1518. #ifdef __BIG_ENDIAN
  1519. u16 cqid_sqid;
  1520. u16 len;
  1521. #else
  1522. u16 len;
  1523. u16 cqid_sqid;
  1524. #endif
  1525. u32 flags;
  1526. u32 __cookie1;
  1527. u32 __cookie2;
  1528. u32 __cookie3;
  1529. };
  1531. #define TG3_HW_STATUS_SIZE 0x50
  1532. struct tg3_hw_status {
  1533. u32 status;
  1534. #define SD_STATUS_UPDATED 0x00000001
  1535. #define SD_STATUS_LINK_CHG 0x00000002
  1536. #define SD_STATUS_ERROR 0x00000004
  1538. u32 status_tag;
  1540. #ifdef __BIG_ENDIAN
  1541. u16 rx_consumer;
  1542. u16 rx_jumbo_consumer;
  1543. #else
  1544. u16 rx_jumbo_consumer;
  1545. u16 rx_consumer;
  1546. #endif
  1548. #ifdef __BIG_ENDIAN
  1549. u16 reserved;
  1550. u16 rx_mini_consumer;
  1551. #else
  1552. u16 rx_mini_consumer;
  1553. u16 reserved;
  1554. #endif
  1555. struct {
  1556. #ifdef __BIG_ENDIAN
  1557. u16 tx_consumer;
  1558. u16 rx_producer;
  1559. #else
  1560. u16 rx_producer;
  1561. u16 tx_consumer;
  1562. #endif
  1563. } idx[16];
  1564. };
  1566. typedef struct {
  1567. u32 high, low;
  1568. } tg3_stat64_t;
  1570. struct tg3_hw_stats {
  1571. u8 __reserved0[0x400-0x300];
  1573. /* Statistics maintained by Receive MAC. */
  1574. tg3_stat64_t rx_octets;
  1575. u64 __reserved1;
  1576. tg3_stat64_t rx_fragments;
  1577. tg3_stat64_t rx_ucast_packets;
  1578. tg3_stat64_t rx_mcast_packets;
  1579. tg3_stat64_t rx_bcast_packets;
  1580. tg3_stat64_t rx_fcs_errors;
  1581. tg3_stat64_t rx_align_errors;
  1582. tg3_stat64_t rx_xon_pause_rcvd;
  1583. tg3_stat64_t rx_xoff_pause_rcvd;
  1584. tg3_stat64_t rx_mac_ctrl_rcvd;
  1585. tg3_stat64_t rx_xoff_entered;
  1586. tg3_stat64_t rx_frame_too_long_errors;
  1587. tg3_stat64_t rx_jabbers;
  1588. tg3_stat64_t rx_undersize_packets;
  1589. tg3_stat64_t rx_in_length_errors;
  1590. tg3_stat64_t rx_out_length_errors;
  1591. tg3_stat64_t rx_64_or_less_octet_packets;
  1592. tg3_stat64_t rx_65_to_127_octet_packets;
  1593. tg3_stat64_t rx_128_to_255_octet_packets;
  1594. tg3_stat64_t rx_256_to_511_octet_packets;
  1595. tg3_stat64_t rx_512_to_1023_octet_packets;
  1596. tg3_stat64_t rx_1024_to_1522_octet_packets;
  1597. tg3_stat64_t rx_1523_to_2047_octet_packets;
  1598. tg3_stat64_t rx_2048_to_4095_octet_packets;
  1599. tg3_stat64_t rx_4096_to_8191_octet_packets;
  1600. tg3_stat64_t rx_8192_to_9022_octet_packets;
  1602. u64 __unused0[37];
  1604. /* Statistics maintained by Transmit MAC. */
  1605. tg3_stat64_t tx_octets;
  1606. u64 __reserved2;
  1607. tg3_stat64_t tx_collisions;
  1608. tg3_stat64_t tx_xon_sent;
  1609. tg3_stat64_t tx_xoff_sent;
  1610. tg3_stat64_t tx_flow_control;
  1611. tg3_stat64_t tx_mac_errors;
  1612. tg3_stat64_t tx_single_collisions;
  1613. tg3_stat64_t tx_mult_collisions;
  1614. tg3_stat64_t tx_deferred;
  1615. u64 __reserved3;
  1616. tg3_stat64_t tx_excessive_collisions;
  1617. tg3_stat64_t tx_late_collisions;
  1618. tg3_stat64_t tx_collide_2times;
  1619. tg3_stat64_t tx_collide_3times;
  1620. tg3_stat64_t tx_collide_4times;
  1621. tg3_stat64_t tx_collide_5times;
  1622. tg3_stat64_t tx_collide_6times;
  1623. tg3_stat64_t tx_collide_7times;
  1624. tg3_stat64_t tx_collide_8times;
  1625. tg3_stat64_t tx_collide_9times;
  1626. tg3_stat64_t tx_collide_10times;
  1627. tg3_stat64_t tx_collide_11times;
  1628. tg3_stat64_t tx_collide_12times;
  1629. tg3_stat64_t tx_collide_13times;
  1630. tg3_stat64_t tx_collide_14times;
  1631. tg3_stat64_t tx_collide_15times;
  1632. tg3_stat64_t tx_ucast_packets;
  1633. tg3_stat64_t tx_mcast_packets;
  1634. tg3_stat64_t tx_bcast_packets;
  1635. tg3_stat64_t tx_carrier_sense_errors;
  1636. tg3_stat64_t tx_discards;
  1637. tg3_stat64_t tx_errors;
  1639. u64 __unused1[31];
  1641. /* Statistics maintained by Receive List Placement. */
  1642. tg3_stat64_t COS_rx_packets[16];
  1643. tg3_stat64_t COS_rx_filter_dropped;
  1644. tg3_stat64_t dma_writeq_full;
  1645. tg3_stat64_t dma_write_prioq_full;
  1646. tg3_stat64_t rxbds_empty;
  1647. tg3_stat64_t rx_discards;
  1648. tg3_stat64_t rx_errors;
  1649. tg3_stat64_t rx_threshold_hit;
  1651. u64 __unused2[9];
  1653. /* Statistics maintained by Send Data Initiator. */
  1654. tg3_stat64_t COS_out_packets[16];
  1655. tg3_stat64_t dma_readq_full;
  1656. tg3_stat64_t dma_read_prioq_full;
  1657. tg3_stat64_t tx_comp_queue_full;
  1659. /* Statistics maintained by Host Coalescing. */
  1660. tg3_stat64_t ring_set_send_prod_index;
  1661. tg3_stat64_t ring_status_update;
  1662. tg3_stat64_t nic_irqs;
  1663. tg3_stat64_t nic_avoided_irqs;
  1664. tg3_stat64_t nic_tx_threshold_hit;
  1666. u8 __reserved4[0xb00-0x9c0];
  1667. };
  1669. enum phy_led_mode {
  1670. led_mode_auto,
  1671. led_mode_three_link,
  1672. led_mode_link10
  1673. };
  1675. /* 'mapping' is superfluous as the chip does not write into
  1676.  * the tx/rx post rings so we could just fetch it from there.
  1677.  * But the cache behavior is better how we are doing it now.
  1678.  */
  1679. struct ring_info {
  1680. struct sk_buff *skb;
  1681. DECLARE_PCI_UNMAP_ADDR(mapping)
  1682. };
  1684. struct tx_ring_info {
  1685. struct sk_buff *skb;
  1686. DECLARE_PCI_UNMAP_ADDR(mapping)
  1687. u32 prev_vlan_tag;
  1688. };
  1690. struct tg3_config_info {
  1691. u32 flags;
  1692. };
  1694. struct tg3_link_config {
  1695. /* Describes what we're trying to get. */
  1696. u32 advertising;
  1697. u16 speed;
  1698. u8 duplex;
  1699. u8 autoneg;
  1701. /* Describes what we actually have. */
  1702. u16 active_speed;
  1703. u8 active_duplex;
  1704. #define SPEED_INVALID 0xffff
  1705. #define DUPLEX_INVALID 0xff
  1706. #define AUTONEG_INVALID 0xff
  1708. /* When we go in and out of low power mode we need
  1709.  * to swap with this state.
  1710.  */
  1711. int phy_is_low_power;
  1712. u16 orig_speed;
  1713. u8 orig_duplex;
  1714. u8 orig_autoneg;
  1715. };
  1717. struct tg3_bufmgr_config {
  1718. u32 mbuf_read_dma_low_water;
  1719. u32 mbuf_mac_rx_low_water;
  1720. u32 mbuf_high_water;
  1722. u32 mbuf_read_dma_low_water_jumbo;
  1723. u32 mbuf_mac_rx_low_water_jumbo;
  1724. u32 mbuf_high_water_jumbo;
  1726. u32 dma_low_water;
  1727. u32 dma_high_water;
  1728. };
  1730. struct tg3 {
  1731. /* SMP locking strategy:
  1732.  *
  1733.  * lock: Held during all operations except TX packet
  1734.  *       processing.
  1735.  *
  1736.  * tx_lock: Held during tg3_start_xmit{,_4gbug} and tg3_tx
  1737.  *
  1738.  * If you want to shut up all asynchronous processing you must
  1739.  * acquire both locks, 'lock' taken before 'tx_lock'.  IRQs must
  1740.  * be disabled to take 'lock' but only softirq disabling is
  1741.  * necessary for acquisition of 'tx_lock'.
  1742.  */
  1743. spinlock_t lock;
  1744. spinlock_t tx_lock;
  1746. u32 tx_prod;
  1747. u32 tx_cons;
  1748. u32 rx_rcb_ptr;
  1749. u32 rx_std_ptr;
  1750. u32 rx_jumbo_ptr;
  1751. #if TG3_MINI_RING_WORKS
  1752. u32 rx_mini_ptr;
  1753. #endif
  1754. spinlock_t indirect_lock;
  1756. struct net_device_stats net_stats;
  1757. struct net_device_stats net_stats_prev;
  1758. unsigned long phy_crc_errors;
  1760. u32 rx_offset;
  1761. u32 tg3_flags;
  1762. #define TG3_FLAG_HOST_TXDS 0x00000001
  1763. #define TG3_FLAG_TXD_MBOX_HWBUG 0x00000002
  1764. #define TG3_FLAG_RX_CHECKSUMS 0x00000004
  1765. #define TG3_FLAG_USE_LINKCHG_REG 0x00000008
  1766. #define TG3_FLAG_USE_MI_INTERRUPT 0x00000010
  1767. #define TG3_FLAG_ENABLE_ASF 0x00000020
  1768. #define TG3_FLAG_POLL_SERDES 0x00000080
  1769. #define TG3_FLAG_MBOX_WRITE_REORDER 0x00000100
  1770. #define TG3_FLAG_PCIX_TARGET_HWBUG 0x00000200
  1771. #define TG3_FLAG_WOL_SPEED_100MB 0x00000400
  1772. #define TG3_FLAG_WOL_ENABLE 0x00000800
  1773. #define TG3_FLAG_EEPROM_WRITE_PROT 0x00001000
  1774. #define TG3_FLAG_NVRAM 0x00002000
  1775. #define TG3_FLAG_NVRAM_BUFFERED 0x00004000
  1776. #define TG3_FLAG_RX_PAUSE 0x00008000
  1777. #define TG3_FLAG_TX_PAUSE 0x00010000
  1778. #define TG3_FLAG_PCIX_MODE 0x00020000
  1779. #define TG3_FLAG_PCI_HIGH_SPEED 0x00040000
  1780. #define TG3_FLAG_PCI_32BIT 0x00080000
  1781. #define TG3_FLAG_NO_TX_PSEUDO_CSUM 0x00100000
  1782. #define TG3_FLAG_NO_RX_PSEUDO_CSUM 0x00200000
  1783. #define TG3_FLAG_SERDES_WOL_CAP 0x00400000
  1784. #define TG3_FLAG_JUMBO_ENABLE 0x00800000
  1785. #define TG3_FLAG_10_100_ONLY 0x01000000
  1786. #define TG3_FLAG_PAUSE_AUTONEG 0x02000000
  1787. #define TG3_FLAG_PAUSE_RX 0x04000000
  1788. #define TG3_FLAG_PAUSE_TX 0x08000000
  1789. #define TG3_FLAG_BROKEN_CHECKSUMS 0x10000000
  1790. #define TG3_FLAG_GOT_SERDES_FLOWCTL 0x20000000
  1791. #define TG3_FLAG_SPLIT_MODE 0x40000000
  1792. #define TG3_FLAG_INIT_COMPLETE 0x80000000
  1794. u32 msg_enable;
  1796. u32 split_mode_max_reqs;
  1797. #define SPLIT_MODE_5704_MAX_REQ 3
  1799. struct timer_list timer;
  1800. u16 timer_counter;
  1801. u16 timer_multiplier;
  1802. u32 timer_offset;
  1803. u16 asf_counter;
  1804. u16 asf_multiplier;
  1806. struct tg3_link_config link_config;
  1807. struct tg3_bufmgr_config bufmgr_config;
  1809. u32 rx_pending;
  1810. #if TG3_MINI_RING_WORKS
  1811. u32 rx_mini_pending;
  1812. #endif
  1813. u32 rx_jumbo_pending;
  1814. u32 tx_pending;
  1816. /* cache h/w values, often passed straight to h/w */
  1817. u32 rx_mode;
  1818. u32 tx_mode;
  1819. u32 mac_mode;
  1820. u32 mi_mode;
  1821. u32 misc_host_ctrl;
  1822. u32 grc_mode;
  1823. u32 grc_local_ctrl;
  1824. u32 dma_rwctrl;
  1825. u32 coalesce_mode;
  1827. /* PCI block */
  1828. u16 pci_chip_rev_id;
  1829. u8 pci_cacheline_sz;
  1830. u8 pci_lat_timer;
  1831. u8 pci_hdr_type;
  1832. u8 pci_bist;
  1833. u32 pci_cfg_state[64 / sizeof(u32)];
  1835. int pm_cap;
  1837. /* PHY info */
  1838. u32 phy_id;
  1839. #define PHY_ID_MASK 0xfffffff0
  1840. #define PHY_ID_BCM5400 0x60008040
  1841. #define PHY_ID_BCM5401 0x60008050
  1842. #define PHY_ID_BCM5411 0x60008070
  1843. #define PHY_ID_BCM5701 0x60008110
  1844. #define PHY_ID_BCM5703 0x60008160
  1845. #define PHY_ID_BCM5704 0x60008190
  1846. #define PHY_ID_BCM8002 0x60010140
  1847. #define PHY_ID_SERDES 0xfeedbee0
  1848. #define PHY_ID_INVALID 0xffffffff
  1849. #define PHY_ID_REV_MASK 0x0000000f
  1850. #define PHY_REV_BCM5401_B0 0x1
  1851. #define PHY_REV_BCM5401_B2 0x3
  1852. #define PHY_REV_BCM5401_C0 0x6
  1853. #define PHY_REV_BCM5411_X0 0x1 /* Found on Netgear GA302T */
  1855. enum phy_led_mode led_mode;
  1857. char board_part_number[24];
  1859. /* This macro assumes the passed PHY ID is already masked
  1860.  * with PHY_ID_MASK.
  1861.  */
  1862. #define KNOWN_PHY_ID(X)
  1863. ((X) == PHY_ID_BCM5400 || (X) == PHY_ID_BCM5401 || 
  1864.  (X) == PHY_ID_BCM5411 || (X) == PHY_ID_BCM5701 || 
  1865.  (X) == PHY_ID_BCM5703 || (X) == PHY_ID_BCM5704 || 
  1866.  (X) == PHY_ID_BCM8002 || (X) == PHY_ID_SERDES)
  1868. unsigned long regs;
  1869. struct pci_dev *pdev;
  1870. struct net_device *dev;
  1871. #if TG3_VLAN_TAG_USED
  1872. struct vlan_group *vlgrp;
  1873. #endif
  1875. struct tg3_rx_buffer_desc *rx_std;
  1876. struct ring_info *rx_std_buffers;
  1877. dma_addr_t rx_std_mapping;
  1878. #if TG3_MINI_RING_WORKS
  1879. struct tg3_rx_buffer_desc *rx_mini;
  1880. struct ring_info *rx_mini_buffers;
  1881. dma_addr_t rx_mini_mapping;
  1882. #endif
  1883. struct tg3_rx_buffer_desc *rx_jumbo;
  1884. struct ring_info *rx_jumbo_buffers;
  1885. dma_addr_t rx_jumbo_mapping;
  1887. struct tg3_rx_buffer_desc *rx_rcb;
  1888. dma_addr_t rx_rcb_mapping;
  1890. /* TX descs are only used if TG3_FLAG_HOST_TXDS is set. */
  1891. struct tg3_tx_buffer_desc *tx_ring;
  1892. struct tx_ring_info *tx_buffers;
  1893. dma_addr_t tx_desc_mapping;
  1895. struct tg3_hw_status *hw_status;
  1896. dma_addr_t status_mapping;
  1898. struct tg3_hw_stats *hw_stats;
  1899. dma_addr_t stats_mapping;
  1900. };
  1902. #endif /* !(_T3_H) */