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资源说明：多片嵌入式SRAM的测试一般由存储器内建自测试MBIST设计来完成。为了迎接多片SRAM的测试给DFT设计带来的挑战。文中以一款基于SMIC O．13um工艺的OSD显示芯片为例，从覆盖率、面积、测试时间、功耗等方面分析了多片SRAM的MBIST设计，提出了一种可实现多片SRAM的快速高效可测试设计实现方法。
在系统级芯片（System-on-Chip, SOC）设计中，多片嵌入式静态随机存取内存（Static Random-Access Memory, SRAM）的测试是一个关键环节，通常由存储器内建自测试（Memory Build In Self Test, MBIST）技术来解决。MBIST允许在芯片内部集成测试逻辑，以检测SRAM在制造过程中的潜在缺陷，从而提高产品质量和可靠性。
MBIST的基本工作原理是通过一系列读写操作来检查SRAM的正确性。它由专门的电子设计自动化（EDA）工具生成，支持多种测试算法，如March C+，并能够生成故障诊断信息。典型的MBIST结构包含SRAM和MBIST控制逻辑，增加了用于启动和结束测试的输入信号以及表示测试状态的输出信号。
对于多片SRAM的测试，有两种常见的MBIST实现策略。一种是并行结构，每个SRAM片都有独立的MBIST逻辑，所有test_done信号进行“与”操作，fail_h信号进行“或”操作，以确保所有SRAM都被测试。另一种是串行结构，共享一套MBIST逻辑，通过状态机和数字逻辑逐个测试SRAM，降低了面积消耗，但测试时间可能延长。
在具体应用中，例如基于SMIC 0.13微米工艺的OSD显示芯片，由于单个SRAM模型的位宽限制，需要通过多片SRAM组合达到所需容量。在这种情况下，经过对比分析，如测试时间、面积、功耗等因素，选择并行MBIST结构可以缩短测试时间，但会增加面积和功耗，而串行结构则能降低这两项指标，但测试时间可能较长。
MBIST对扫描测试覆盖率的影响也不容忽视。如果覆盖率低，可能需要通过消除设计规则约束（DRC Violations）和减少不可测试故障（ATPG Untestable, AU）来提升。在项目中，如果SRAM的测试覆盖率特别低，特别是对于数据位宽较大的SRAM，需要深入分析原因，可能是因为SRAM的宽度导致测试覆盖的局限性。
设计多片嵌入式SRAM的DFT策略时，需要综合考虑测试效率、芯片面积、功耗和测试覆盖率等多个因素。在实际应用中，应根据具体需求和资源限制，选择适合的MBIST结构，并持续优化以提高测试质量和芯片的可靠性。
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