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adder1.rar
文件大小： 1k
下载次数：2
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

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资源说明：此源代码是基于Verilog语言的“与-或-非”门电路 、用 case语句描述的 4 选 1 数据选择器、同步置数、同步清零的计数器 、用 always 过程语句描述的简单算术逻辑单元、用 begin-end 串行块产生信号波形 ，有广泛的应用，比如编码器领域。
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