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parity_generator.zip
文件大小： 20k
下载次数：3
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

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资源说明：parity generator Parity bits are extra signals which are added to a data word to enable error checking. There are two types of Parity - even and odd. An even parity generator will produce a logic 1 at its output if the data word contains an odd number of ones. If the data word contains an even number of ones then the output of the parity generator will be low. By concatenating the Parity bit to the dataword, a word will be formed which always has an even number of ones i.e. has even parity.
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