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18-divide-8-divider.rar
文件大小： 12k
下载次数：2
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

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资源说明：从ASM状态图可以看出，在state=0时，初始化参数，如果开始信号有效则载入被除数与除数，接着进入state=1状态，首先判断被除数寄存器的高九位是否大于除数，如果是则产生溢出信号，并回到此状态；否则被除数寄存器向左移一位，并进入state=2状态，同样先判断被除数寄存器的高九位是否大于除数,如果是则被数高九位减去除，并被除数最后一位置为1，并回到此状态；否则被除数寄存器向左移一位，并进入state=3状态, 同样先判断被除数寄存器的高六位是否大于除数,如果是则被数高九位减去除，并被除数最后一位置为1，并回到此状态；否则被除数寄存器向左移一位，并进入state=4状态,此时判断被除数寄存器的高9位是否大于除数,如果是则被数高九位减去除，并被除数最后一位置为1，并回到此状态；否则输出商res与余数yushu.,并回到state=0状态，等待下一个开始信号。
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