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finial_test.zip
文件大小： 5458k
下载次数：39
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

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资源说明：卷积码和Viterbi译码的源程序，在Xilinx ISE环境下使用Verilog编写，有助于卷积码和Viterbi译码的学习
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