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Example-4-16.rar
文件大小： 17k
下载次数：7
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

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资源说明：串并转换建模 数据流串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用移位寄存器、RAM等来实现。对于数据量比较小的设计来说，可以使用移位寄存器完成串并转换；对于排列顺序有规定的串并转换，可以用case语句判断实现；对于复杂的串并转换，还可以用状态机实现
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