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verilog-Streamline-tutorial.rar
文件大小： 3006k
下载次数：1
源码类别：

VHDL/FPGA/Verilog

开发平台：

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资源说明：Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构 组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模 语言。此外， Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设 计外部访问设计，包括模拟的具体控制和运行。
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