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digital-clock.rar
文件大小： 11k
下载次数：3
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

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资源说明：数字钟是计时仪器，它的功能大家都很熟悉。本实验对设计的电子钟要求为： 1．能够对s(秒)、min(分)和h(小时)进行计时，每日按24h计时制； 2．min和h位能够调整； 3．设计要求使用自顶向下的设计方法。 数字钟的功能实际上是对s信号计数。实验板上可提供2Hz的时钟，二分频后可产生s时钟。数字钟结构上可分为两个部分c计数器和显示器。计数器又可分为s计数器、min计数器和h计数器。s计数器和min计数器由6进制和10进制计数器构成，小时计数器较复杂，需要设计一个24(或12)个状态的状态机实现。显示电路用6位扫描数码显示器，它的扫描时钟可以使用1 kHz或10kHz时钟。分钟和小时的调整用两个按键开关实现。 预习时可以根据以上说明，画出数字钟的框图。按照自顶向下的设计方法对数字钟的功能进行分割，画出各层的功能模块图，注明输入信号、输出信号和模块内部连接关系，并根据实板资源情况分配I／O管脚。
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