基于EAPR的局部动态自重构系统的实现
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资源说明:在早期获取部分可重构EAPR(Early Access Partial Reconfiguration)方法的基础上,研究实现局部动态自重构系统的方法和流程。设计的系统有两个可重构区域,每个区域有两个重构模块,利用Virtex-4上集成的PowerPC硬核微处理器控制内部配置访问端口ICAP(Internal Configuration Access Port)完成自重构。通过在Xilinx ML403开发板上进行验证,实现了系统的自重构功能。系统对部分资源的分时复用提高了系统的资源利用率,高的配置速率缩短了系统的配置时间。 局部动态自重构系统是一种在FPGA(Field-Programmable Gate Array)中实现的技术,它允许在系统运行时对部分逻辑进行重新配置,以适应不同的功能需求或优化性能。基于EAPR(Early Access Partial Reconfiguration)方法的局部动态自重构系统在此基础上进一步提升了效率,实现了更快的配置速率和更高的资源利用率。 EAPR动态可重构设计方法由Xilinx公司在2006年提出,主要用于Virtex-4系列及以上的高端FPGA芯片。这种技术的关键在于任意矩形的局部重构区域,使得FPGA的有限资源可以更有效地被利用。静态模块的全局信号可以直接穿越可重构区域,确保系统时序性能良好,同时使用基于Slice的总线宏提高总线密度,以支持不同模块间的高效通信。 在本文的研究中,设计了一个包含两个可重构区域,每个区域有两重构模块的局部动态自重构系统。该系统的核心控制器是集成在Virtex-4 FPGA中的PowerPC 405硬核微处理器。PowerPC 405是一款32位处理器,具有哈佛结构,支持5级标量流水线,拥有独立的指令和数据缓存,以及内存管理单元和片内存储器接口。其固定位置和不占用额外逻辑资源的特点,使其成为控制重构过程的理想选择。 通信机制方面,系统采用了基于Slice的总线宏,这种宏具备使能控制端口,能够在重构过程中关闭总线宏,防止不稳定信号干扰其他模块。PowerPC通过IBM CoreConnect总线技术,如PLB、OPB和DCR总线,与Block RAM控制器、低速外设以及控制总线宏的寄存器交互。 System ACE CF是配置方案的关键部分,它使用非易失性的CF卡存储配置文件,使得配置数据安全且易于升级。在系统启动时,System ACE控制器通过JTAG端口读取全局配置文件,而PowerPC则通过内部的ICAP(Internal Configuration Access Port)读取部分配置文件,执行重构操作。ICAP是FPGA内部配置访问端口,与OPB总线连接,用于动态配置FPGA的逻辑。 这个基于EAPR的局部动态自重构系统通过灵活的重构区域和高效的控制机制,实现了FPGA资源的动态调整和优化,显著提高了系统的灵活性和资源利用率,缩短了配置时间,从而为复杂应用提供了更为强大的平台。
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