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An inverter chain with parallel output nodes for eliminating single-event transient pulse
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2150k
资源说明：### 单事态瞬态脉冲消除的并行输出节点反相器链研究
#### 摘要概览
本文提出了一种具有并行输出节点的反相器链设计，旨在消除单事态瞬态（Single-Event Transient, SET）脉冲。该设计结合了并行输出节点结构与布局隔离方法，能够显著降低SET脉冲的影响。相较于传统的反相器链、源隔离反相器链以及带有C元件的复制反相器链，仿真结果表明所提出的反相器链在抵抗SET方面具有明显的改进。
针对P-Hit事件（PMOS晶体管受到粒子轰击），无论被轰击的PMOS处于关断状态还是导通状态，所提出的反相器链都能保持稳定的输出。对于N-Hit事件（NMOS晶体管受到粒子轰击），所提出的反相器链同样能维持最终输出的稳定性。只要在最终输出节点不生成SET脉冲，该脉冲就可以通过所提出的反相器链被消除。此外，该方法还适用于类似反相器链结构的电路。
#### 关键词解析
- **反相器链**：一种基本的数字电路结构，由多个串联或并联的反相器组成，用于实现逻辑功能。
- **N-Hit**：指NMOS晶体管受到粒子轰击的情况。
- **P-Hit**：指PMOS晶体管受到粒子轰击的情况。
- **单事态瞬态（SET）**：由高能粒子轰击引起的短暂电流脉冲现象，可能导致电路发生错误。
#### 主要内容分析
##### 并行输出节点的设计
为了提高电路对SET脉冲的抵抗能力，研究者提出了一种包含并行输出节点的反相器链设计。这种设计的特点在于多个反相器的输出节点相互并联，使得即使某个反相器受到影响，整个系统的输出仍然能够保持稳定。
##### 布局隔离方法
除了并行输出节点的设计之外，研究者还利用了布局隔离的方法来进一步减少SET脉冲的影响。这种方法通常涉及在关键电路元件之间增加隔离区域，以降低粒子轰击时产生的瞬态电流对邻近电路的影响。
##### 仿真验证
研究者通过仿真验证了所提出的反相器链设计的有效性。结果表明，在面对P-Hit和N-Hit的情况下，所提出的反相器链都能够保持稳定的输出。此外，只要最终输出节点不产生SET脉冲，该脉冲就能够被有效地消除。
##### 适用范围
除了适用于反相器链结构外，该设计方法还可以应用于其他类型的电路，特别是那些容易受到SET脉冲影响的电路。
#### 结论
该研究提出了一种具有并行输出节点的反相器链设计，旨在通过增强电路对SET脉冲的抵抗能力来提高电路的可靠性。通过仿真验证了所提出的反相器链在处理P-Hit和N-Hit事件时的有效性，并证明了其在消除SET脉冲方面的优势。这种设计不仅适用于反相器链结构，还能扩展到更广泛的电路类型中，为提高集成电路的抗辐射性能提供了一种新的解决方案。
#### 参考文献
文章中引用了多篇相关领域的文献，例如：
- Dodd等人在2003年发表的文章探讨了数字微电子器件中单事态翻转的基本机制和建模方法。
- Gadlage等人在2005年的研究中比较了重离子和质子诱导的组合逻辑和顺序逻辑错误率。
这些参考文献为理解单事态翻转及其对数字电路的影响提供了理论基础，也为后续的研究提供了重要的背景资料。
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