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Viterbi译码的C语言源代码（原创） (2,1,2)模式的Viterbi译码器的C语言源代码，为本人原创的，希望大家多指证。 C语言 , 译码器 , 源代码
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CDMA系统通用高速Viterbi译码器设计与实现.pdf CDMA系统通用高速Viterbi译码器设计与实现pdf,CDMA系统通用高速Viterbi译码器设计与实现
3G测试系统中的Viterbi译码及其DSP实现及优化本文介绍了一种用于测试TD-SCDMA手机终端测试平台中的关键技术——Viterbi译码。研究用约束度K=9的卷积编码和最大似然Viterbi译码的差错控制方案，在Viterbi译码算法中，提出了原位运算度量、保存路径转移过程和循环存取幸存路径等方法，能有效地减少存储量、降低功耗，使得K=9的Viterbi译码算法可在CCS集成环境平台和TMS320C55X DSP芯片上实现，其性能指标符合3GPP通信协议标准要求，文中给出了适用于DSP编程的算法，给出了DSP具体实现，同时给出了硬件的仿真结果。
Viterbi算法.pdf Viterbi算法详解，用于信号检测与估计的研究，详细讲述了算法的过程，希望给大家有用武之地！
viterbi算法.pdf 本部分主要是详细介绍viterbi算法，这是信号与信息处理课程的重要知识模块，对该部分的研究与分析有较高的参考价值
通信系统中Viterbi译码的Matlab仿真与实现文中提出的卷积码译码Matlab仿真方案，旨在用Viterbi译码实现对卷积码译码的功能。仿真结果表明，维特比是一种良好的译码方式。
基于FPGA的Viterbi译码器设计及实现 Viterbi算法是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简单。随着可编程逻辑技术的不断发展，其高密度、低功耗、使用灵活、设计快速、成本低廉、现场可编程和反复可编程等特性，使FPGA逐步成为Viterbi译码器设计的最佳方法。项目目的是用FPGA实现一个Viterbi译码器。
基于FPGA的指针反馈式低功耗Viterbi译码器设计为了满足复杂的无线通信系统功耗以及性能要求，提出并设计了一种指针反馈式Viterbi译码器。该译码器使相邻时刻的各状态转移满足单向一对一指向关系，并根据传统译码器初始译码状态从状态0延伸的特点，通过每一时刻不断更新的状态指针指向当前时刻译码路径状态，同时输出译码结果。
高速率低延时Viterbi译码器的设计与实现在Vitebi译码器的实现中，由于路径存储方式的不同分为回溯和寄存器交换模式，效果是延时与资源消耗一般只能二取其一，互为矛盾。采取3～6长度的RE-寄存器交换，混合回溯模式，极大地减少了回溯时间，并减少了路径存储空间需求，付出的代价是每ACS增加2～5 LUT；再结合其他Viterbi译码器优化算法，如分支度量一次计算，每ACS查找——即4选1等措施，实现了高吞吐量(340 Mb/s)、低延时、低资源消耗的全并行Viterbi译码器。

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