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可编程Viterbi译码器设计与实现
卷积编码作为一种优秀的信道编码方式，已被广泛应用在卫星通信和无线通信系统中。在它所对应的译码方式中，Viterbi译码性能较优。Viterbi译码是一种最大似然译码算法，不仅译码速度快，而且其硬件实现简单。提出了一种专用指令集处理器架构，能够支持多种约束长度的Viterbi译码，为通信系统在信道编解码方面做出了有益的尝试。设计了专用的处理器架构，并对（2，1，7）格式的编码进行了ASIC实现，对两种设计的性能进行了对比，可编程Viterbi译码器的最大工作频率为123 MHz。
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基于FPGA的指针反馈式低功耗Viterbi译码器设计
为了满足复杂的无线通信系统功耗以及性能要求，提出并设计了一种指针反馈式Viterbi译码器。该译码器使相邻时刻的各状态转移满足单向一对一指向关系，并根据传统译码器初始译码状态从状态0延伸的特点，通过每一时刻不断更新的状态指针指向当前时刻译码路径状态，同时输出译码结果。算法仿真以及FPGA和CMOS综合结果表明，该译码器功耗降低60%，译码延时小，并且在信噪比较高的情况下有很好的译码性能，特别适用于约束长度大、译码状态数多的情况。
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EDA/PLD中的基于FPGA的Viterbi译码器设计及实现
卷积码是广泛应用于卫星通信、无线通信等各种通信系统的信道编码方式。Viterbi算法是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码 ... 功耗、使用灵活、设计快速、成本低廉、现场可编程和反复可编程等特性，使FPGA逐步成为Viterbi译码器设计的最佳方法。项目目的是用FPGA实现一个Viterbi译码器。
一、译码器功能分析
译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。Viterbi译码器是以Viterbi算法为基础设
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通信与网络中的卷积编码及Viterbi 解码的FPGA 实现及应用
摘要：卷积码在现代无线通信系统中应用十分广泛，Viterbi译码是最常用的一种对卷积码的译码算法。介绍了卷积编码及Viterbi串行解码的原理及其FPGA的实现。在保证系统性能的前提下讨论了分帧式编解码在实际系统中的 ... ，硬件实现容易，同时有着较好的查错纠错能力，因此在无线通信中经常使用，而其解码方式常用Viterbi译码。
1 卷积编码
卷积码（Convolutional Coding）是由PgElias 于20 世纪50年代提出的一 ...
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如何在FPGA中实现Viterbi译码
... 传输，需要采用差错控制编码技术。卷积编码和Viterbi译码就是一种有效的前向纠错方法，它具有一定的克服突发错误的能力。LTE中采用Viterbi和Turbo加速器实现前向纠错。
1 Viterbi算法简介
Viterbi译码算法是由Viterbi于1967年提出的降低计算
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EDA/PLD中的基于FPGA的Viterbi译码器设计
摘要：卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理，分析了Viterbi译码器的结构，然后用Verilog语言设计了一种基于Altera公司的EP3C120F780C8芯片的(2，l，7)Viterbi译码器，同时给出了时序仿真图。
0 引言
在现代通信系统中，要使信号能够更可靠地在信道中传输，往往需要我们在信道编码中采用 ...
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EDA/PLD中的一种基于FPGA的Viterbi译码器优化算法
... 性能，被广泛应用于深空通信、卫星通信和2G、3G移动通信中。卷积码有三种译码方法：门限译码、概率译码和Viterbi算法，其中Viterbi算法是一种基于网格图的最大似然译码算法，是卷积码的最佳译码方式，具有效率高、速度快等优点。从工程应用角度看，对Viterbi译码器的性能*价指标主要有译码速度、处理时延和资源占用等。本文通过对Viterbi译码算法及卷积码编码网格图特点的分析，提出一种在FPGA设计中，采用全并行结构、判决信息比特与路径信息向量同步存储以及路径 ...
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嵌入式系统/ARM技术中的Viterbi译码
对于卷积码的解码方法中，Viterbi译码算法是被应用的最广泛的译码算法。是一种最大似然译码算法(MLD，Maximu LikelihoodDecoding）。它接收输人的信息序列后，寻找任何可能的路径值，而后找一条最佳路径值当作解码输出。为了描述Viterbi译码算法，常用网格图（Trellis Diagram，根 据时间的增加将网格图扩充所得到的图形，如图1所示）来表示演算 ...
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大约束度Viterbi译码器中路径存储单元的设计
1 引言
Viterbi译码算法是一种最大似然译码算法，目前广泛应用于各种数据传输系统，特别是卫星通信和移动通信系统中。近年来随着FPGA技术的迅速发展，使得基于FPGA实现Viterbi译码的算法成为研究的热点。
由于Viterbi译码器的复杂性随约束长度k成指数增加，大约束度不但使Viterbi译码器硬件复杂度大为增加，同时也限制了译码速度。而其中以加比选( ... 困难。本文以(2，1，9)卷积码为例，用FPGA实现大约束度Viterbi译码器，其中ACS设计采用串并结合的方法来兼顾面积和
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从FPGA实现的角度对大约束度Viterbi译码器中路径存储单元的设计
1 引言 Viterbi译码算法是一种最大似然译码算法，目前广泛应用于各种数据传输系统，特别是卫星通信和移动通信系统中。近年来随着FPGA技术的迅速发展，使得基于FPGA实现Viterbi译码的算法成为研究的热点。
由于Viterbi译码器的复杂性随约束长度k成指数增加，大约束度不但使Viterbi译码器硬件复杂度大为增加，同时也限制了译码速度。而其中以加比选( ... 困难。本文以(2，1，9)卷积码为例，用FPGA实现大约束度Viterbi译码器，其中ACS设计采用串并结合的方法来兼顾面积和速度
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