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encoder8x3.v

资源名称：verilog.HDL.examples.rar　[点击查看]

上传用户：saul_905

上传日期：2013-11-27

资源大小：184k

文件大小：0k

源码类别：

VHDL/FPGA/Verilog

开发平台：

Visual C++

encoder8x3.v：源码内容

							module encoder8x3(in,out);
input  [7:0] in;
output [2:0] out;
reg    [2:0] out;
reg    [2:0] i;
always @(in)
begin
  for(i=0;i<8;i=i+1)
   if(in[i])
     out=i;
end
endmodule
     
 

						