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half_adder_3.v
上传用户：saul_905
上传日期：2013-11-27
资源大小：184k
文件大小：0k
源码类别：
VHDL/FPGA/Verilog
开发平台：
Visual C++
- module half_adder(a,b,out,carry);
- input a,b;
- output out,carry;
- xor n1(out,a,b);
- and n2(carry,a,b);
- endmodule
