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half_adder_1.v

资源名称：verilog.HDL.examples.rar　[点击查看]

上传用户：saul_905

上传日期：2013-11-27

资源大小：184k

文件大小：0k

源码类别：

VHDL/FPGA/Verilog

开发平台：

Visual C++

half_adder_1.v：源码内容

							module half_adder(a,b,out,carry);
input a,b;
output out,carry;
assign {carry,out}=a+b;
endmodule

						