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DECODER1.V

资源名称：verilog.HDL.examples.rar　[点击查看]

上传用户：saul_905

上传日期：2013-11-27

资源大小：184k

文件大小：0k

源码类别：

VHDL/FPGA/Verilog

开发平台：

Visual C++

DECODER1.V：源码内容

							module decoder(out,in);
output    [7:0] out;
input     [2:0]  in;
assign  out=1'b1<<in;
endmodule

						