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嵌入式/单片机编程
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VHDL/FPGA/Verilog
> 查看源码
adder_8bit.v
资源名称:
verilog.HDL.examples.rar [点击查看]
上传用户:
saul_905
上传日期:
2013-11-27
资源大小:
184k
文件大小:
0k
源码类别:
VHDL/FPGA/Verilog
开发平台:
Visual C++
adder_8bit.v:源码内容
module adder_8bit_1(a,b,cin,out,carry);
input [7:0] a, b;
input cin;
output [7:0] out;
output carry;
reg [7:0] out;
reg carry;
always@(a or b or cin)
{carry,out}=a+b+cin;
endmodule