adder_8bit.v
上传用户:saul_905
上传日期:2013-11-27
资源大小:184k
文件大小:0k
源码类别:

VHDL/FPGA/Verilog

开发平台:

Visual C++

  1. module adder_8bit_1(a,b,cin,out,carry);
  2. input     [7:0]  a,   b;
  3. input            cin;
  4. output    [7:0]  out;
  5. output           carry;
  6. reg        [7:0]  out;
  7. reg               carry;    
  8. always@(a or b or cin)
  9.  {carry,out}=a+b+cin;
  10. endmodule