开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 并行计算 > 查看源码
pci_conf_space(1).v
资源名称：pci_core_verilog.rar　[点击查看]
上传用户：quan1896
上传日期：2014-05-14
资源大小：211k
文件大小：170k
源码类别：

并行计算

开发平台：

Others

pci_conf_space(1).v：源码内容
  3. <!-- pf_header_start -->
  5. <html>
  6.   <head>
  7.     <META NAME="keywords" CONTENT="cores, VHDL, Verilog HDL, ASIC, Synthesizable,
  8.       standard cell, IP, Intellectual Property, 32-bit RISC, UART, PCI, SDRAM,
  9.       full custom, system on a chip, SOC, reusable, design, development, synthesis,
  10.       designs, developers, C, Linux, eCos, open, free, open source cores, RTL code,
  11.       system-on-a-chip, circuits, digital, GNU, GPL, core, controller, processor,
  12.       system design, chip design, EDA, design methodology, design tools, ASICs, programmable logic,
  13.       FPGA's, PLDs, CPLDs, verification, Synthesis, HDL, Simulation, IC design software,
  14.       semiconductor design, integrated circuits, system designs, chip designs, EDAs, 
  15.       design methodologies, design tool, ASIC, programmable logics, FPGA, PLD, CPLD, Synthesis, 
  16.       circuit, Synopsys, system design, chip design, programmable logic, FPGA's, PLDs, 
  17.       CPLDs, verification, Simulation">
  18.     <META NAME="description" CONTENT="OPENCORES.ORG endorses development and hosts
  19.       a repository of free, open-source cores (chip designs) and supplemental
  20.       platforms (boards).">
  21.     <STYLE type=text/css>
  22.       BODY {margin: 0;}
  23.       BODY, P, DIV, TD, TR, TH, FORM, OL, UL, LI, B, I, INPUT, TEXTAREA, SELECT,
  24.       FONT {font-size: 10pt; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;}
  26.       P, TD, FORM, TEXTAREA {font-size: 10pt;}
  28.       H1, H2 {FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica; font-size: 13pt; text-decoration: none}
  30.       .noline {text-decoration: none;}
  32.       .menu_top {text-decoration: none; font-weight: bold;
  33.         font-size: 7pt; color: #000000; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;} 
  34.       .menu_section {text-decoration: none; font-weight: bold;
  35.         font-size: 10pt; color: #ffffff; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;} 
  36.       .menu_item {font-size: 10pt; color: #004488; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;}
  37.       .menu_section_admin {text-decoration: none; font-weight: bold;
  38.         font-size: 10pt; color: #ffff44; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;} 
  39.       .page_title {text-decoration: none; font-weight: bold; color: #c00000; font-size: 13pt; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;}
  40.       .block_title {text-decoration: none; font-weight: bold; font-size: 11pt; color: #000000; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;}
  41.       .block_subtitle {text-decoration: none; font-weight: bold; font-size: 10pt; color: #000000; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;}
  42.       .title {text-decoration: none; font-weight: bold; font-size: 10pt; color: #000000; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;}
  44.       .large {font-size: 13pt; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;}
  45.       .medium {font-size: 10pt; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;}
  46.       .small {font-size: 7pt; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;}
  47.       .ultrasmall {font-size: 3pt; FONT-FAMILY: Verdana, Tahoma, Arial, Helvetica;}
  49.       .button { font-family:Verdana, Tahoma, Arial, Helvetica; }
  50.       .searchfield {font-family: verdana, arial, helvetica; font-size: 10px; color: #333333; width: 80px; height: 17px;}
  52.     </STYLE>
  54.     <title>OPENCORES.ORG</title>
  56.     <script laguage="Javascript">
  57.       function check(msg) {
  58.         if(confirm(msg)) {
  59.           return true
  60.         } else {
  61.           return false
  62.         }
  63.       }
  64.     </script>
  66.   </head>
  68.   
  70.   <body 
  71.     bgcolor="#e0e0e0" 
  72.     topmargin="0" 
  73.     leftmargin="0" 
  74.     marginwidth="0" 
  75.     marginheight="0" 
  76.     link="#004488" 
  77.     alink="#ff3300"
  78.     vlink="#444444"
  79.   >
  81. <a name="top">
  82. <!-- pf_header_end -->
  83. <center>
  84. <table cellpadding=0 cellspacing=0 border=0 width=96%><tr>
  85. <td width=1 bgcolor=#000000><img width=1 src="/images/dotty.gif"></td>
  87. <td>
  89. <table border=0 cellpadding=0 cellspacing=0 width=100%>
  91. <tr><td background="/images/topbg.gif" bgcolor=#aaddff height=70>
  93. <table width=100% border=0 ><tr><td width=180>
  94. <a href="/"><img border=0 src="/images/oc_logo.gif"></a>
  95. </td><td>
  96. <center>
  98. <!--
  99. <a title="" href="/banner.cgi"><img width=468 height=60 border=0 alt="" src=""></a>
  100. //-->
  102. <script type="text/javascript"><!--
  103. google_ad_client = "pub-9285819221080148";
  104. xgoogle_ad_width = 728;
  105. xgoogle_ad_height = 79;
  106. xgoogle_ad_format = "728x90_as";
  107. google_ad_width = 468;
  108. google_ad_height = 47;
  109. google_ad_format = "468x60_as";
  110. google_ad_type = "text_image";
  111. google_ad_channel ="3274390903";
  112. google_color_border = "aaddff";
  113. xgoogle_color_border = "ffee88";
  114. xgoogle_color_bg = "FFEE88";
  115. google_color_bg = "aaddFF";
  116. google_color_link = "004488";
  117. google_color_url = "b00000";
  118. google_color_text = "000000";
  119. //--></script>
  120. <script type="text/javascript"
  121.   src="http://pagead2.googlesyndication.com/pagead/show_ads.js">
  122. </script>
  123. </center>
  124. </td><td align=right>
  132. </td>
  133. </tr></table>
  135. </td></tr>
  136. <tr bgcolor=#000000><td><img height=1 src="/images/dotty.gif"></td></tr>
  137. <tr><td bgcolor=#ffffff>
  140. <table border=0 cellpadding=0 cellspacing=0 width=100%><tr>
  142. <td bgcolor=#ffee88 width=60% background="/images/menu1.gif"></td>
  143. <td bgcolor=#ffee88 width=15 background="/images/menu1.gif" align=right><input type=image border=0 src="/images/exp1pf.gif" onclick="javascript:window.location='/pf.cgi?url=/cvsweb.shtml/pci/rtl/verilog/pci_conf_space.v?rev=1.10'"></a></td>
  145. <td bgcolor=#ffffff align=right nowrap>
  146. &nbsp; &nbsp; &nbsp; &nbsp; 
  147. <font class=menu_top size=-1>
  148.         
  149.           <a class=menu_top href="/login.cgi/login">LOGIN</a>
  150.           
  151.             &nbsp; ::: &nbsp;
  152.           
  153.         
  154.           <a class=menu_top href="/recover_pass.cgi/recover_pass">RECOVER PASS</a>
  155.           
  156.             &nbsp; ::: &nbsp;
  157.           
  158.         
  159.           <a class=menu_top href="/get_account.cgi/get_account">GET ACCOUNT</a>
  160.           
  161.         
  163. &nbsp; &nbsp;
  164. </font>
  166. </td></tr>
  167. <tr bgcolor=#ffffff>
  168.   <td></td>
  169.   <td></td>
  170.   <td bgcolor=#000000><img src="/images/dotty.gif"></td>
  171. </tr>
  173. </table>
  175. <table border=0 cellpadding=0 cellspacing=0>
  176. <tr>
  177. <td width=10><img width=10 src="/images/dotty.gif"></td>
  179. <td width=120 valign=top>
  180.         
  181.         <table width=100% border=0 cellpadding=2 cellspacing=0>
  182.           <tr><td><img height=2 src="/images/dotty.gif"></td></tr>
  183.         
  184.          <tr><td bgcolor="#347FB8">
  185.            <img src="/images/bullet.gif">
  186.          
  187.            <font class=menu_section>Browse</font>
  188.          
  189.          </td></tr>
  190.           
  191.            <tr><td>
  192.               
  193.                   
  194.                       <li class=small>
  195.                   
  196.               
  197.             
  198.                 <a class=menu_item href="/browse.cgi/by_category"><font class=menu_item>Projects</font></a></li>
  199.             
  200.            </td></tr>
  201.             
  202.           
  203.            <tr><td>
  204.               
  205.                   
  206.                       <li class=small>
  207.                   
  208.               
  209.             
  210.                 <a class=menu_item href="/cvsweb.shtml/"><font class=menu_item>Code (CVS)</font></a></li>
  211.             
  212.            </td></tr>
  213.             
  214.           
  215.            <tr><td>
  216.               
  217.                   
  218.                       <li class=small>
  219.                   
  220.               
  221.             
  222.                 <a class=menu_item href="/forums.cgi"><font class=menu_item>Forums</font></a></li>
  223.             
  224.            </td></tr>
  225.             
  226.           
  227.            <tr><td>
  228.               
  229.                   
  230.                       <li class=small>
  231.                   
  232.               
  233.             
  234.                 <a class=menu_item href="/news.cgi/list/1"><font class=menu_item>News</font></a></li>
  235.             
  236.            </td></tr>
  237.             
  238.           
  239.            <tr><td>
  240.               
  241.                   
  242.                       <li class=small>
  243.                   
  244.               
  245.             
  246.                 <a class=menu_item href="/articles.cgi/list"><font class=menu_item>Articles</font></a></li>
  247.             
  248.            </td></tr>
  249.             
  250.           
  251.            <tr><td>
  252.               
  253.                   
  254.                       <li class=small>
  255.                   
  256.               
  257.             
  258.                 <a class=menu_item href="/polls.cgi/list"><font class=menu_item>Polls</font></a></li>
  259.             
  260.            </td></tr>
  261.             
  262.           
  263.           <tr><td><font size=-2>&nbsp;</font></td></tr>
  264.         
  265.          <tr><td bgcolor="#347FB8">
  266.            <img src="/images/bullet.gif">
  267.          
  268.            <font class=menu_section>OpenCores</font>
  269.          
  270.          </td></tr>
  271.           
  272.            <tr><td>
  273.               
  274.                   
  275.                       <li class=small>
  276.                   
  277.               
  278.             
  279.                 <a class=menu_item href="/faq.cgi/index"><font class=menu_item>FAQ</font></a></li>
  280.             
  281.            </td></tr>
  282.             
  283.           
  284.            <tr><td>
  285.               
  286.                   
  287.                       <li class=small>
  288.                   
  289.               
  290.             
  291.                 <a class=menu_item href="/projects.cgi/web/opencores/cvs_howto"><font class=menu_item>CVS HowTo</font></a></li>
  292.             
  293.            </td></tr>
  294.             
  295.           
  296.            <tr><td>
  297.               
  298.                   
  299.                       <li class=small>
  300.                   
  301.               
  302.             
  303.                 <a class=menu_item href="/projects.cgi/web/opencores/mission"><font class=menu_item>Mission</font></a></li>
  304.             
  305.            </td></tr>
  306.             
  307.           
  308.            <tr><td>
  309.               
  310.                   
  311.                       <li class=small>
  312.                   
  313.               
  314.             
  315.                 <a class=menu_item href="/projects.cgi/web/opencores/media"><font class=menu_item>Media</font></a></li>
  316.             
  317.            </td></tr>
  318.             
  319.           
  320.            <tr><td>
  321.               
  322.                   
  323.                       <li class=small>
  324.                   
  325.               
  326.             
  327.                 <a class=menu_item href="/projects.cgi/web/opencores/tools"><font class=menu_item>Tools</font></a></li>
  328.             
  329.            </td></tr>
  330.             
  331.           
  332.            <tr><td>
  333.               
  334.                   
  335.                       <li class=small>
  336.                   
  337.               
  338.             
  339.                 <a class=menu_item href="/projects.cgi/web/opencores/sponsors"><font class=menu_item>Sponsors</font></a></li>
  340.             
  341.            </td></tr>
  342.             
  343.           
  344.            <tr><td>
  345.               
  346.                   
  347.                       <li class=small>
  348.                   
  349.               
  350.             
  351.                 <a class=menu_item href="/projects.cgi/web/opencores/mirrors"><font class=menu_item>Mirrors</font></a></li>
  352.             
  353.            </td></tr>
  354.             
  355.           
  356.            <tr><td>
  357.               
  358.                   
  359.                       <li class=small>
  360.                   
  361.               
  362.             
  363.                 <a class=menu_item href="/projects.cgi/web/opencores/logos"><font class=menu_item>Logos</font></a></li>
  364.             
  365.            </td></tr>
  366.             
  367.           
  368.            <tr><td>
  369.               
  370.                   
  371.                       <li class=small>
  372.                   
  373.               
  374.             
  375.                 <a class=menu_item href="/projects.cgi/web/opencores/contacts"><font class=menu_item>Contact us</font></a></li>
  376.             
  377.            </td></tr>
  378.             
  379.           
  380.           <tr><td><font size=-2>&nbsp;</font></td></tr>
  381.         
  382.          <tr><td bgcolor="#347FB8">
  383.            <img src="/images/bullet.gif">
  384.          
  385.            <font class=menu_section>Tools</font>
  386.          
  387.          </td></tr>
  388.           
  389.            <tr><td>
  390.               
  391.                   
  392.                       <li class=small>
  393.                   
  394.               
  395.             
  396.                 <font class=menu_item><a href="/search.cgi">Search</a><br><table><tr><form action=/search.cgi/do_search><td><font class=small>&nbsp;&nbsp;</font></td><td><input class=searchfield type=text name=query></td></form></tr></table></font></li>
  397.             
  398.            </td></tr>
  399.             
  400.           
  401.            <tr><td>
  402.               
  403.                   
  404.                       <li class=small>
  405.                   
  406.               
  407.             
  408.                 <a class=menu_item href="/cvsget.shtml"><font class=menu_item>Download Cores (CVSGet)</font></a></li>
  409.             
  410.            </td></tr>
  411.             
  412.           
  413.           <tr><td><font size=-2>&nbsp;</font></td></tr>
  414.         
  415.          <tr><td bgcolor="#347FB8">
  416.            <img src="/images/bullet.gif">
  417.          
  418.            <font class=menu_section>More</font>
  419.          
  420.          </td></tr>
  421.           
  422.            <tr><td>
  423.               
  424.                   
  425.                       <li class=small>
  426.                   
  427.               
  428.             
  429.                 <a class=menu_item href="/projects.cgi/web/wishbone/"><font class=menu_item>Wishbone</font></a></li>
  430.             
  431.            </td></tr>
  432.             
  433.           
  434.            <tr><td>
  435.               
  436.                   
  437.                       <li class=small>
  438.                   
  439.               
  440.             
  441.                 <a class=menu_item href="/projects.cgi/web/perlilog/"><font class=menu_item>Perlilog</font></a></li>
  442.             
  443.            </td></tr>
  444.             
  445.           
  446.            <tr><td>
  447.               
  448.                   
  449.                       <li class=small>
  450.                   
  451.               
  452.             
  453.                 <a class=menu_item href="/projects.cgi/web/edatools/"><font class=menu_item>EDA tools</font></a></li>
  454.             
  455.            </td></tr>
  456.             
  457.           
  458.            <tr><td>
  459.               
  460.                   
  461.                       <li class=small>
  462.                   
  463.               
  464.             
  465.                 <a class=menu_item href="/projects.cgi/web/opentech/"><font class=menu_item>OpenTech CD</font></a></li>
  466.             
  467.            </td></tr>
  468.             
  469.           
  470.           <tr><td><font size=-2>&nbsp;</font></td></tr>
  471.         
  472.         </table>
  476. </td>
  477. <td width=10><img width=10 src="/images/dotty.gif"></td>
  478. <td background="/images/vpd.gif"><img width=1 src="/images/dotty.gif"></td>
  479. <td width=10><img width=10 src="/images/dotty.gif"></td>
  480. <td valign=top>
  483.         
  484.         <table width=100% cellpadding=2 cellspacing=0 border=0>
  485.           <tr><td><img height=2 src="/images/dotty.gif"></td></tr>
  486.         </table>
  487.         
  490. <table width=100% cellspacing=0 cellpadding=0 border=0><tr><td>
  492. <!-- pf_body_start -->
  500.  
  502. <!DOCTYPE html PUBLIC "-//W3C//DTD XHTML 1.0 Transitional//EN" "http://www.w3.org/TR/xhtml1/DTD/xhtml1-transitional.dtd">
  503. <html>
  504. <head>
  505. <title>pci/rtl/verilog/pci_conf_space.v - view - 1.10</title>
  506. <meta name="robots" content="nofollow" />
  507. <meta name="generator" content="FreeBSD-CVSweb 3.0.5" />
  508. <meta http-equiv="Content-Script-Type" content="text/javascript" />
  509. <meta http-equiv="Content-Style-Type" content="text/css" />
  510. <link rel="stylesheet" type="text/css" href="/css/cvsweb.css" />
  511. </head>
  512. <body class="src">
  513. <table class="navigate-header" width="100%" summary="Navigation">
  514.  <tr>
  515.   <td>
  516. <a href="./pci_conf_space.v#rev1.10"><img src="/icons/back.gif" alt="[BACK]" border="0" width="20" height="22" /></a><b>Return to <a href="./pci_conf_space.v#rev1.10">pci_conf_space.v</a> CVS log</b> <img src="/icons/text.gif" alt="[TXT]" border="0" width="20" height="22" /></td>  <td style="text-align: right"><img src="/icons/dir.gif" alt="[DIR]" border="0" width="20" height="22" /> <b>Up to  <a href="/cvsweb.shtml/#dirlist">[Official OpenCores CVS Repository]</a> / <a href="/cvsweb.shtml/pci/#dirlist">pci</a> / <a href="/cvsweb.shtml/pci/rtl/#dirlist">rtl</a> / <a href="/cvsweb.shtml/pci/rtl/verilog/#dirlist">verilog</a></b></td>
  517.  </tr>
  518. </table>
  519. <hr />
  520. <div class="log-markup">
  521. File:&nbsp;
  522.  <a href="/cvsweb.shtml/#dirlist">[Official OpenCores CVS Repository]</a> / <a href="/cvsweb.shtml/pci/#dirlist">pci</a> / <a href="/cvsweb.shtml/pci/rtl/#dirlist">rtl</a> / <a href="/cvsweb.shtml/pci/rtl/verilog/#dirlist">verilog</a> / <a href="/cvsweb.shtml/pci/rtl/verilog/pci_conf_space.v">pci_conf_space.v</a><br />
  523. <a name="rev1.10"></a><a name="HEAD"></a>
  524.  Revision <b>1.10</b>: <a href="/cvsweb.cgi/~checkout~/pci/rtl/verilog/pci_conf_space.v?rev=1.10;content-type=text%2Fplain" class="download-link">download</a> - view: <a href="pci_conf_space.v?rev=1.10;content-type=text%2Fplain" class="display-link">text</a>, <a href="pci_conf_space.v?annotate=1.10">annotated</a> - <a href="pci_conf_space.v?r1=1.10#rev1.10">select&nbsp;for&nbsp;diffs</a><br />
  525. <i>Thu Aug 19 16:04:53 2004 UTC</i> (2 years, 8 months ago) by <i>mihad</i><br />
  526. Branches: <a href="./pci_conf_space.v?only_with_tag=MAIN">MAIN</a><br />
  527. CVS tags: <a href="./pci_conf_space.v?only_with_tag=HEAD">HEAD</a><br />
  528. <pre class="log">
  529. Removed some unused signals.
  530. </pre>
  531. </div>
  532. <hr /><pre>
  533. //////////////////////////////////////////////////////////////////////
  534. ////                                                              ////
  535. ////  File name: pci_conf_space.v                                 ////
  536. ////                                                              ////
  537. ////  This file is part of the &quot;PCI bridge&quot; project               ////
  538. ////  http://www.opencores.org/cores/pci/                         ////
  539. ////                                                              ////
  540. ////  Author(s):                                                  ////
  541. ////      - tadej@opencores.org                                   ////
  542. ////      - Tadej Markovic                                        ////
  543. ////                                                              ////
  544. ////  All additional information is avaliable in the README.txt   ////
  545. ////  file.                                                       ////
  546. ////                                                              ////
  547. ////                                                              ////
  548. //////////////////////////////////////////////////////////////////////
  549. ////                                                              ////
  550. //// Copyright (C) 2000 Tadej Markovic, tadej@opencores.org       ////
  551. ////                                                              ////
  552. //// This source file may be used and distributed without         ////
  553. //// restriction provided that this copyright statement is not    ////
  554. //// removed from the file and that any derivative work contains  ////
  555. //// the original copyright notice and the associated disclaimer. ////
  556. ////                                                              ////
  557. //// This source file is free software; you can redistribute it   ////
  558. //// and/or modify it under the terms of the GNU Lesser General   ////
  559. //// Public License as published by the Free Software Foundation; ////
  560. //// either version 2.1 of the License, or (at your option) any   ////
  561. //// later version.                                               ////
  562. ////                                                              ////
  563. //// This source is distributed in the hope that it will be       ////
  564. //// useful, but WITHOUT ANY WARRANTY; without even the implied   ////
  565. //// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR      ////
  566. //// PURPOSE.  See the GNU Lesser General Public License for more ////
  567. //// details.                                                     ////
  568. ////                                                              ////
  569. //// You should have received a copy of the GNU Lesser General    ////
  570. //// Public License along with this source; if not, download it   ////
  571. //// from http://www.opencores.org/lgpl.shtml                     ////
  572. ////                                                              ////
  573. //////////////////////////////////////////////////////////////////////
  574. //
  575. // CVS Revision History
  576. //
  577. // $Log: pci_conf_space.v,v $
  578. // Revision 1.10  2004/08/19 16:04:53  mihad
  579. // Removed some unused signals.
  580. //
  581. // Revision 1.9  2004/08/19 15:27:34  mihad
  582. // Changed minimum pci image size to 256 bytes because
  583. // of some PC system problems with size of IO images.
  584. //
  585. // Revision 1.8  2004/07/07 12:45:01  mihad
  586. // Added SubsystemVendorID, SubsystemID, MAXLatency, MinGnt defines.
  587. // Enabled value loading from serial EEPROM for all of the above + VendorID and DeviceID registers.
  588. //
  589. // Revision 1.7  2004/01/24 11:54:18  mihad
  590. // Update! SPOCI Implemented!
  591. //
  592. // Revision 1.6  2003/12/28 09:54:48  fr2201
  593. // def_wb_imagex_addr_map  defined correctly
  594. //
  595. // Revision 1.5  2003/12/28 09:20:00  fr2201
  596. // Reset values for PCI, WB defined (PCI_TAx,WB_BAx,WB_TAx,WB_AMx,WB_BAx_MEM_IO)
  597. //
  598. // Revision 1.4  2003/12/19 11:11:30  mihad
  599. // Compact PCI Hot Swap support added.
  600. // New testcases added.
  601. // Specification updated.
  602. // Test application changed to support WB B3 cycles.
  603. //
  604. // Revision 1.3  2003/08/14 13:06:02  simons
  605. // synchronizer_flop replaced with pci_synchronizer_flop, artisan ram instance updated.
  606. //
  607. // Revision 1.2  2003/03/26 13:16:18  mihad
  608. // Added the reset value parameter to the synchronizer flop module.
  609. // Added resets to all synchronizer flop instances.
  610. // Repaired initial sync value in fifos.
  611. //
  612. // Revision 1.1  2003/01/27 16:49:31  mihad
  613. // Changed module and file names. Updated scripts accordingly. FIFO synchronizations changed.
  614. //
  615. // Revision 1.4  2002/08/13 11:03:53  mihad
  616. // Added a few testcases. Repaired wrong reset value for PCI_AM5 register. Repaired Parity Error Detected bit setting. Changed PCI_AM0 to always enabled(regardles of PCI_AM0 define), if image 0 is used as configuration image
  617. //
  618. // Revision 1.3  2002/02/01 15:25:12  mihad
  619. // Repaired a few bugs, updated specification, added test bench files and design document
  620. //
  621. // Revision 1.2  2001/10/05 08:14:28  mihad
  622. // Updated all files with inclusion of timescale file for simulation purposes.
  623. //
  624. // Revision 1.1.1.1  2001/10/02 15:33:46  mihad
  625. // New project directory structure
  626. //
  627. //
  629. `include &quot;pci_constants.v&quot;
  631. // synopsys translate_off
  632. `include &quot;timescale.v&quot;
  633. // synopsys translate_on
  635. /*-----------------------------------------------------------------------------------------------------------
  636. w_ prefix is a sign for Write (and read) side of Dual-Port registers
  637. r_ prefix is a sign for Read only side of Dual-Port registers
  638. In the first line there are DATA and ADDRESS ports, in the second line there are write enable and read
  639. enable signals with chip-select (conf_hit) for config. space.
  640. In the third line there are output signlas from Command register of the PCI configuration header !!!
  641. In the fourth line there are input signals to Status register of the PCI configuration header !!!
  642. In the fifth line there is output from Latency Timer &amp; r_Interrupt pin registers of the PCI conf. header !!!
  643. Following are IMAGE specific registers, from which PCI_BASE_ADDR registers are the same as base address
  644. registers from the PCI conf. header !!!
  645. -----------------------------------------------------------------------------------------------------------*/
  646. // normal R/W address, data and control
  647. module pci_conf_space 
  648.                 ( w_conf_address_in, w_conf_data_in, w_conf_data_out, r_conf_address_in, r_conf_data_out,
  649. w_we_i, w_re, r_re, w_byte_en_in, w_clock, reset, pci_clk, wb_clk,
  650. // outputs from command register of the PCI header
  651. serr_enable, perr_response, pci_master_enable, memory_space_enable, io_space_enable,
  652. // inputs to status register of the PCI header
  653. perr_in, serr_in, master_abort_recv, target_abort_recv, target_abort_set, master_data_par_err,
  654. // output from cache_line_size, latency timer and r_interrupt_pin register of the PCI header
  655. cache_line_size_to_pci, cache_line_size_to_wb, cache_lsize_not_zero_to_wb,
  656. latency_tim,
  657. // output from all pci IMAGE registers
  658. pci_base_addr0, pci_base_addr1, pci_base_addr2, pci_base_addr3, pci_base_addr4, pci_base_addr5,
  659. pci_memory_io0, pci_memory_io1, pci_memory_io2, pci_memory_io3, pci_memory_io4, pci_memory_io5,
  660. pci_addr_mask0, pci_addr_mask1, pci_addr_mask2, pci_addr_mask3, pci_addr_mask4, pci_addr_mask5,
  661. pci_tran_addr0, pci_tran_addr1, pci_tran_addr2, pci_tran_addr3, pci_tran_addr4, pci_tran_addr5,
  662. pci_img_ctrl0,  pci_img_ctrl1,  pci_img_ctrl2,  pci_img_ctrl3,  pci_img_ctrl4,  pci_img_ctrl5,
  663. // input to pci error control and status register, error address and error data registers
  664. pci_error_be, pci_error_bc, pci_error_rty_exp, pci_error_es, pci_error_sig, pci_error_addr,
  665. pci_error_data,
  666. // output from all wishbone IMAGE registers
  667. wb_base_addr0, wb_base_addr1, wb_base_addr2, wb_base_addr3, wb_base_addr4, wb_base_addr5,
  668. wb_memory_io0, wb_memory_io1, wb_memory_io2, wb_memory_io3, wb_memory_io4, wb_memory_io5,
  669. wb_addr_mask0, wb_addr_mask1, wb_addr_mask2, wb_addr_mask3, wb_addr_mask4, wb_addr_mask5,
  670. wb_tran_addr0, wb_tran_addr1, wb_tran_addr2, wb_tran_addr3, wb_tran_addr4, wb_tran_addr5,
  671. wb_img_ctrl0,  wb_img_ctrl1,  wb_img_ctrl2,  wb_img_ctrl3,  wb_img_ctrl4,  wb_img_ctrl5,
  672. // input to wb error control and status register, error address and error data registers
  673. wb_error_be, wb_error_bc, wb_error_rty_exp, wb_error_es, wb_error_sig, wb_error_addr, wb_error_data,
  674. // output from conf. cycle generation register (sddress), int. control register &amp; interrupt output
  675. config_addr, icr_soft_res, int_out,
  676. // input to interrupt status register
  677. isr_sys_err_int, isr_par_err_int, isr_int_prop,
  679.                     pci_init_complete_out, wb_init_complete_out
  681.                 `ifdef PCI_CPCI_HS_IMPLEMENT
  682.                     ,
  683.                     pci_cpci_hs_enum_oe_o, pci_cpci_hs_led_oe_o, pci_cpci_hs_es_i
  684.                 `endif
  686.                 `ifdef PCI_SPOCI
  687.                     ,
  688.                     spoci_scl_oe_o, spoci_sda_i, spoci_sda_oe_o
  689.                 `endif
  690.                 ) ;
  693. /*###########################################################################################################
  694. /////////////////////////////////////////////////////////////////////////////////////////////////////////////
  695. Input and output ports
  696. ======================
  697. /////////////////////////////////////////////////////////////////////////////////////////////////////////////
  698. ###########################################################################################################*/
  700. // output data
  701. output [31 : 0] w_conf_data_out ;
  702. output [31 : 0] r_conf_data_out ;
  703. reg [31 : 0] w_conf_data_out ;
  705. `ifdef NO_CNF_IMAGE
  706. `else
  707. reg [31 : 0] r_conf_data_out ;
  708. `endif
  710. // input data
  711. input [31 : 0] w_conf_data_in ;
  712. wire [31 : 0] w_conf_pdata_reduced ; // reduced data written into PCI image registers
  713. wire [31 : 0] w_conf_wdata_reduced ; // reduced data written into WB  image registers
  714. // input address
  715. input [11 : 0] w_conf_address_in ;
  716. input [11 : 0] r_conf_address_in ;
  717. // input control signals
  718. input w_we_i ;
  719. input w_re   ;
  720. input r_re   ;
  721. input [3 : 0] w_byte_en_in ;
  722. input w_clock ;
  723. input reset ;
  724. input pci_clk ;
  725. input wb_clk ;
  726. // PCI header outputs from command register
  727. output serr_enable ;
  728. output perr_response ;
  729. output pci_master_enable ;
  730. output memory_space_enable ;
  731. output io_space_enable ;
  732. // PCI header inputs to status register
  733. input perr_in ;
  734. input serr_in ;
  735. input master_abort_recv ;
  736. input target_abort_recv ;
  737. input target_abort_set ;
  738. input master_data_par_err ;
  739. // PCI header output from cache_line_size, latency timer and interrupt pin
  740. output [7 : 0] cache_line_size_to_pci ; // sinchronized to PCI clock
  741. output [7 : 0] cache_line_size_to_wb ;  // sinchronized to WB clock
  742. output cache_lsize_not_zero_to_wb ; // used in WBU and PCIU
  743. output [7 : 0] latency_tim ;
  744. //output [2 : 0] int_pin ; // only 3 LSbits are important!
  745. // PCI output from image registers
  746. `ifdef GUEST
  747.     output [31:12] pci_base_addr0 ;
  748. `endif
  750. `ifdef HOST
  751.     `ifdef NO_CNF_IMAGE
  752.         output [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_base_addr0 ;
  753.     `else
  754.         output [31:12] pci_base_addr0 ;
  755.     `endif
  756. `endif
  758. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_base_addr1 ;
  759. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_base_addr2 ;
  760. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_base_addr3 ;
  761. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_base_addr4 ;
  762. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_base_addr5 ;
  763. output pci_memory_io0 ;
  764. output pci_memory_io1 ;
  765. output pci_memory_io2 ;
  766. output pci_memory_io3 ;
  767. output pci_memory_io4 ;
  768. output pci_memory_io5 ;
  769. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_addr_mask0 ;
  770. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_addr_mask1 ;
  771. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_addr_mask2 ;
  772. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_addr_mask3 ;
  773. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_addr_mask4 ;
  774. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_addr_mask5 ;
  775. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_tran_addr0 ;
  776. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_tran_addr1 ;
  777. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_tran_addr2 ;
  778. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_tran_addr3 ;
  779. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_tran_addr4 ;
  780. output  [31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] pci_tran_addr5 ;
  781. output  [2 : 1]                 pci_img_ctrl0 ;
  782. output  [2 : 1]                 pci_img_ctrl1 ;
  783. output  [2 : 1]                 pci_img_ctrl2 ;
  784. output  [2 : 1]                 pci_img_ctrl3 ;
  785. output  [2 : 1]                 pci_img_ctrl4 ;
  786. output  [2 : 1]                 pci_img_ctrl5 ;
  787. // PCI input to pci error control and status register, error address and error data registers
  788. input [3 : 0] pci_error_be ;
  789. input   [3 : 0]                 pci_error_bc ;
  790. input                           pci_error_rty_exp ;
  791. input pci_error_es ;
  792. input                           pci_error_sig ;
  793. input   [31 : 0]                pci_error_addr ;
  794. input   [31 : 0]                pci_error_data ;
  795. // WISHBONE output from image registers
  796. output [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_base_addr0 ;
  797. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_base_addr1 ;
  798. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_base_addr2 ;
  799. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_base_addr3 ;
  800. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_base_addr4 ;
  801. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_base_addr5 ;
  802. output wb_memory_io0 ;
  803. output wb_memory_io1 ;
  804. output wb_memory_io2 ;
  805. output wb_memory_io3 ;
  806. output wb_memory_io4 ;
  807. output wb_memory_io5 ;
  808. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_addr_mask0 ;
  809. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_addr_mask1 ;
  810. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_addr_mask2 ;
  811. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_addr_mask3 ;
  812. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_addr_mask4 ;
  813. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_addr_mask5 ;
  814. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_tran_addr0 ;
  815. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_tran_addr1 ;
  816. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_tran_addr2 ;
  817. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_tran_addr3 ;
  818. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_tran_addr4 ;
  819. output  [31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] wb_tran_addr5 ;
  820. output  [2 : 0]                 wb_img_ctrl0 ;
  821. output  [2 : 0]                 wb_img_ctrl1 ;
  822. output  [2 : 0]                 wb_img_ctrl2 ;
  823. output  [2 : 0]                 wb_img_ctrl3 ;
  824. output  [2 : 0]                 wb_img_ctrl4 ;
  825. output  [2 : 0]                 wb_img_ctrl5 ;
  826. // WISHBONE input to wb error control and status register, error address and error data registers
  827. input [3 : 0]  wb_error_be ;
  828. input   [3 : 0]                 wb_error_bc ;
  829. input                    wb_error_rty_exp ;
  830. input                           wb_error_es ;
  831. input                           wb_error_sig ;
  832. input   [31 : 0]                wb_error_addr ;
  833. input   [31 : 0]                wb_error_data ;
  834. // GENERAL output from conf. cycle generation register &amp; int. control register
  835. output [23 : 0] config_addr ;
  836. output                          icr_soft_res ;
  837. output int_out ;
  838. // GENERAL input to interrupt status register
  839. input                           isr_sys_err_int ;
  840. input                           isr_par_err_int ;
  841. input isr_int_prop ;
  843. output                          pci_init_complete_out ;
  844. output                          wb_init_complete_out  ;
  846. `ifdef PCI_CPCI_HS_IMPLEMENT
  847. output  pci_cpci_hs_enum_oe_o   ; 
  848. output  pci_cpci_hs_led_oe_o    ; 
  849. input   pci_cpci_hs_es_i        ;
  851. reg pci_cpci_hs_enum_oe_o   ; 
  852. reg pci_cpci_hs_led_oe_o    ; 
  854. // set the hot swap ejector switch debounce counter width
  855. // it is only 4 for simulation purposes
  856. `ifdef PCI_CPCI_SIM
  858.     parameter hs_es_cnt_width = 4  ;
  860. `else
  862.     `ifdef PCI33
  863.     
  864.     parameter hs_es_cnt_width = 16 ;
  865.     
  866.     `endif
  867.     
  868.     `ifdef PCI66
  869.     
  870.     parameter hs_es_cnt_width = 17 ;
  871.     
  872.     `endif
  873. `endif
  875. `endif
  877. `ifdef PCI_SPOCI
  878. output  spoci_scl_oe_o  ;
  879. input   spoci_sda_i     ;
  880. output  spoci_sda_oe_o  ;
  882. reg spoci_cs_nack,
  883.     spoci_cs_write,
  884.     spoci_cs_read;
  886. reg [10: 0] spoci_cs_adr   ; 
  887. reg [ 7: 0] spoci_cs_dat   ;
  888. `endif
  890. /*###########################################################################################################
  891. /////////////////////////////////////////////////////////////////////////////////////////////////////////////
  892. REGISTERS definition
  893. ====================
  894. /////////////////////////////////////////////////////////////////////////////////////////////////////////////
  895. ###########################################################################################################*/
  897. // Decoded Register Select signals for writting (only one address decoder)
  898. reg [56 : 0] w_reg_select_dec ;
  900. /*###########################################################################################################
  901. -------------------------------------------------------------------------------------------------------------
  902. PCI CONFIGURATION SPACE HEADER (type 00h) registers
  904. BIST and some other registers are not implemented and therefor written in correct
  905. place with comment line. There are also some registers with NOT all bits implemented and therefor uses
  906. _bitX or _bitX2_X1 to sign which bit or range of bits are implemented.
  907. Some special cases and examples are described below!
  908. -------------------------------------------------------------------------------------------------------------
  909. ###########################################################################################################*/
  911. /*-----------------------------------------------------------------------------------------------------------
  912. [000h-00Ch] First 4 DWORDs (32-bit) of PCI configuration header - the same regardless of the HEADER type !
  913. r_ prefix is a sign for read only registers
  914. Vendor_ID is an ID for a specific vendor defined by PCI_SIG - 2321h does not belong to anyone (e.g.
  915. Xilinx's Vendor_ID is 10EEh and Altera's Vendor_ID is 1172h). Device_ID and Revision_ID should be used
  916. together by application. Class_Code has 3 bytes to define BASE class (06h for PCI Bridge), SUB class
  917. (00h for HOST type, 80h for Other Bridge type) and Interface type (00h for normal).
  918. -----------------------------------------------------------------------------------------------------------*/
  919.             reg [15: 0] r_vendor_id         ;
  920.             reg [15: 0] r_device_id         ;
  921.             reg [15: 0] r_subsys_vendor_id  ;
  922.             reg [15: 0] r_subsys_id         ;
  924. reg command_bit8 ;
  925. reg command_bit6 ;
  926. reg [2 : 0] command_bit2_0 ;
  927. reg [15 : 11] status_bit15_11 ;
  928. parameter r_status_bit10_9 = 2'b01 ; // 2'b01 means MEDIUM devsel timing !!!
  929. reg status_bit8 ;
  930. parameter r_status_bit7 = 1'b1 ; // fast back-to-back capable response !!!
  931. parameter r_status_bit5 = `HEADER_66MHz ;    // 1'b0 indicates 33 MHz capable !!!
  933. `ifdef PCI_CPCI_HS_IMPLEMENT
  934.             wire                r_status_bit4 = 1   ;
  935.             reg                 hs_ins              ;
  936.             reg                 hs_ext              ;
  937.             wire    [ 1: 0]     hs_pi = 2'b00       ;
  938.             reg                 hs_loo              ;
  939.             reg                 hs_eim              ;
  940.             wire    [ 7: 0]     hs_cap_id = 8'h06   ;
  941.             reg                 hs_ins_armed        ;
  942.             reg                 hs_ext_armed        ;
  943. `else
  944.             wire                r_status_bit4 = 0 ;
  945. `endif
  947.             reg     [ 7: 0]     r_revision_id   ;
  949. `ifdef HOST
  950. parameter r_class_code = 24'h06_00_00 ;
  951. `else
  952. parameter r_class_code = 24'h06_80_00 ;
  953. `endif
  954. reg [7 : 0] cache_line_size_reg ;
  955. reg [7 : 0] latency_timer ;
  956. parameter r_header_type = 8'h00 ;
  957. // REG bist NOT implemented !!!
  959. /*-----------------------------------------------------------------------------------------------------------
  960. [010h-03Ch] all other DWORDs (32-bit) of PCI configuration header - only for HEADER type 00h !
  961. r_ prefix is a sign for read only registers
  962. BASE_ADDRESS_REGISTERS are the same as ones in the PCI Target configuration registers section. They
  963. are duplicated and therefor defined just ones and used with the same name as written below. If
  964. IMAGEx is NOT defined there is only parameter image_X assigned to '0' and this parameter is used
  965. elsewhere in the code. This parameter is defined in the INTERNAL SIGNALS part !!!
  966. Interrupt_Pin value 8'h01 is used for INT_A pin used.
  967. MIN_GNT and MAX_LAT are used for device's desired values for Latency Timer value. The value in boath
  968. registers specifies a period of time in units of 1/4 microsecond. ZERO indicates that there are no
  969. major requirements for the settings of Latency Timer.
  970. MIN_GNT specifieshow how long a burst period the device needs at 33MHz. MAX_LAT specifies how often
  971. the device needs to gain access to the PCI bus. Values are choosen assuming that the target does not
  972. insert any wait states. Follow the expamle of settings for simple display card.
  973. If we use 64 (32-bit) FIFO locations for one burst then we need 8 x 1/4 microsecond periods at 33MHz
  974. clock rate =&gt; MIN_GNT = 08h ! Resolution is 1024 x 768 (= 786432 pixels for one frame) with 16-bit
  975. color mode. We can transfere 2 16-bit pixels in one FIFO location. From that we calculate, that for
  976. one frame we need 6144 burst transferes in 1/25 second. So we need one burst every 6,51 microsecond
  977. and that is 26 x 1/4 microsecond or 1Ah x 1/4 microsecond =&gt; MAX_LAT = 1Ah !
  978. -----------------------------------------------------------------------------------------------------------*/
  979. // REG x 6 base_address_register_X IMPLEMENTED as pci_ba_X !!!
  980. // REG r_cardbus_cis_pointer NOT implemented !!!
  981. // REG r_subsystem_vendor_id NOT implemented !!!
  982. // REG r_subsystem_id NOT implemented !!!
  983. // REG r_expansion_rom_base_address NOT implemented !!!
  984. // REG r_cap_list_pointer NOT implemented !!!
  985. reg [7 : 0] interrupt_line ;
  986. parameter r_interrupt_pin = 8'h01 ;
  987. reg     [7 : 0] r_min_gnt   ;
  988.             reg     [7 : 0] r_max_lat   ;
  990. /*###########################################################################################################
  991. -------------------------------------------------------------------------------------------------------------
  992. PCI Target configuration registers
  993. There are also some registers with NOT all bits implemented and therefor uses _bitX or _bitX2_X1 to
  994. sign which bit or range of bits are implemented. Some special cases and examples are described below!
  995. -------------------------------------------------------------------------------------------------------------
  996. ###########################################################################################################*/
  998. /*-----------------------------------------------------------------------------------------------------------
  999. [100h-168h]
  1000. Depending on defines (PCI_IMAGE1 or .. or PCI_IMAGE5 or (PCI_IMAGE0 and HOST)) in constants.v file,
  1001. there are registers corresponding to each IMAGE defined to REG and parameter pci_image_X assigned to '1'.
  1002. The maximum number of images is &quot;6&quot;. By default there are first two images used and the first (PCI_IMAGE0)
  1003. is assigned to Configuration space! With a 'define' PCI_IMAGEx you choose the number of used PCI IMAGES
  1004. in a bridge without PCI_IMAGE0 (e.g. PCI_IMAGE3 tells, that PCI_IMAGE1, PCI_IMAGE2 and PCI_IMAGE3 are
  1005. used for mapping the space from WB to PCI. Offcourse, PCI_IMAGE0 is assigned to Configuration space).
  1006. That leave us PCI_IMAGE5 as the maximum number of images.
  1007. There is one exeption, when the core is implemented as HOST. If so, then the PCI specification allowes
  1008. the Configuration space NOT to be visible on the PCI bus. With `define PCI_IMAGE0 (and `define HOST), we
  1009. assign PCI_IMAGE0 to normal WB to PCI image and not to configuration space!
  1011. When error occurs, PCI ERR_ADDR and ERR_DATA registers stores address and data on the bus that
  1012. caused error. While ERR_CS register stores Byte Enables and Bus Command in the MSByte. In bits 10
  1013. and 8 it reports Retry Counter Expired (for posted writes), Error Source (Master Abort) and Error
  1014. Report Signal (signals that error has occured) respectively. With bit 0 we enable Error Reporting
  1015. mechanism.
  1016. -----------------------------------------------------------------------------------------------------------*/
  1017. `ifdef HOST
  1018. `ifdef NO_CNF_IMAGE
  1019. `ifdef PCI_IMAGE0 // if PCI bridge is HOST and IMAGE0 is assigned as general image space
  1020. reg [31 : 8] pci_ba0_bit31_8 ;
  1021. reg [2 : 1] pci_img_ctrl0_bit2_1 ;
  1022. reg pci_ba0_bit0 ;
  1023. reg [31 : 8] pci_am0 ;
  1024. reg [31 : 8] pci_ta0 ;
  1025. `else // if PCI bridge is HOST and IMAGE0 is not used
  1026. wire [31 : 8] pci_ba0_bit31_8 = 24'h0000_00 ; // NO base address needed
  1027. wire [2 : 1] pci_img_ctrl0_bit2_1 = 2'b00 ; // NO addr.transl. and pre-fetch
  1028. wire pci_ba0_bit0 = 0 ; // config. space is MEMORY space
  1029. wire [31 : 8] pci_am0 = 24'h0000_00 ; // NO address mask needed
  1030. wire [31 : 8] pci_ta0 = 24'h0000_00 ; // NO address translation needed
  1031. `endif
  1032. `else // if PCI bridge is HOST and IMAGE0 is assigned to PCI configuration space
  1033. reg [31 : 8] pci_ba0_bit31_8 ;
  1034. wire [2 : 1] pci_img_ctrl0_bit2_1 = 2'b00 ; // NO pre-fetch and read line support
  1035. wire pci_ba0_bit0 = 0 ; // config. space is MEMORY space
  1036. wire [31 : 8] pci_am0 = 24'hFFFF_F0 ; // address mask for configuration image always 20'hffff_f
  1037. wire [31 : 8] pci_ta0 = 24'h0000_00 ; // NO address translation needed
  1038. `endif
  1039. `endif
  1041. `ifdef GUEST // if PCI bridge is GUEST, then IMAGE0 is assigned to PCI configuration space
  1042. reg [31 : 8] pci_ba0_bit31_8 ;
  1043. wire [2 : 1] pci_img_ctrl0_bit2_1 = 2'b00 ; // NO addr.transl. and pre-fetch
  1044. wire pci_ba0_bit0 = 0 ; // config. space is MEMORY space
  1045. wire [31 : 8] pci_am0 = 24'hffff_f0 ; // address mask for configuration image always 24'hffff_f0 - 4KB mem image
  1046. wire [31 : 8] pci_ta0 = 24'h0000_00 ; // NO address translation needed
  1047. `endif
  1049. // IMAGE1 is included by default, meanwhile other IMAGEs are optional !!!
  1050. reg [2 : 1] pci_img_ctrl1_bit2_1 ;
  1051. reg [31 : 8] pci_ba1_bit31_8 ;
  1052. `ifdef HOST
  1053. reg pci_ba1_bit0 ;
  1054. `else
  1055. wire pci_ba1_bit0 = `PCI_BA1_MEM_IO ;
  1056. `endif
  1057. reg [31 :  8] pci_am1 ;
  1058. reg [31 :  8] pci_ta1 ;
  1059. `ifdef PCI_IMAGE2
  1060. reg [2 : 1] pci_img_ctrl2_bit2_1 ;
  1061. reg [31 : 8] pci_ba2_bit31_8 ;
  1062. `ifdef HOST
  1063. reg pci_ba2_bit0 ;
  1064. `else
  1065. wire pci_ba2_bit0 = `PCI_BA2_MEM_IO ;
  1066. `endif
  1067. reg [31 :  8] pci_am2 ;
  1068. reg [31 :  8] pci_ta2 ;
  1069. `else
  1070.             wire [2 : 1] pci_img_ctrl2_bit2_1 = 2'b00 ;
  1071. wire [31 :  8] pci_ba2_bit31_8 = 24'h0000_00 ;
  1072.             wire pci_ba2_bit0 = 1'b0 ;
  1073.             wire [31 :  8] pci_am2 = 24'h0000_00 ;
  1074.             wire [31 :  8] pci_ta2 = 24'h0000_00 ;
  1075. `endif
  1076. `ifdef PCI_IMAGE3
  1077. reg [2 : 1] pci_img_ctrl3_bit2_1 ;
  1078. reg [31 :  8] pci_ba3_bit31_8 ;
  1079. `ifdef HOST
  1080. reg pci_ba3_bit0 ;
  1081. `else
  1082. wire pci_ba3_bit0 = `PCI_BA3_MEM_IO ;
  1083. `endif
  1084. reg [31 :  8] pci_am3 ;
  1085. reg [31 :  8] pci_ta3 ;
  1086. `else
  1087.             wire [2 : 1] pci_img_ctrl3_bit2_1 = 2'b00 ;
  1088. wire [31 :  8] pci_ba3_bit31_8 = 24'h0000_00 ;
  1089.             wire pci_ba3_bit0 = 1'b0 ;
  1090.             wire [31 :  8] pci_am3 = 24'h0000_00 ;
  1091.             wire [31 :  8] pci_ta3 = 24'h0000_00 ;
  1092. `endif
  1093. `ifdef PCI_IMAGE4
  1094. reg [2 : 1] pci_img_ctrl4_bit2_1 ;
  1095. reg [31 :  8] pci_ba4_bit31_8 ;
  1096. `ifdef HOST
  1097. reg pci_ba4_bit0 ;
  1098. `else
  1099. wire pci_ba4_bit0 = `PCI_BA4_MEM_IO ;
  1100. `endif
  1101. reg [31 :  8] pci_am4 ;
  1102. reg [31 :  8] pci_ta4 ;
  1103. `else
  1104.             wire [2 : 1] pci_img_ctrl4_bit2_1 = 2'b00 ;
  1105. wire [31 :  8] pci_ba4_bit31_8 = 24'h0000_00 ;
  1106.             wire pci_ba4_bit0 = 1'b0 ;
  1107.             wire [31 :  8] pci_am4 = 24'h0000_00 ;
  1108.             wire [31 :  8] pci_ta4 = 24'h0000_00 ;
  1109. `endif
  1110. `ifdef PCI_IMAGE5
  1111. reg [2 : 1] pci_img_ctrl5_bit2_1 ;
  1112. reg [31 :  8] pci_ba5_bit31_8 ;
  1113. `ifdef HOST
  1114. reg pci_ba5_bit0 ;
  1115. `else
  1116. wire pci_ba5_bit0 = `PCI_BA5_MEM_IO ;
  1117. `endif
  1118. reg [31 :  8] pci_am5 ;
  1119. reg [31 :  8] pci_ta5 ;
  1120. `else
  1121.             wire [2 : 1] pci_img_ctrl5_bit2_1 = 2'b00 ;
  1122. wire [31 :  8] pci_ba5_bit31_8 = 24'h0000_00 ;
  1123.             wire pci_ba5_bit0 = 1'b0 ;
  1124.             wire [31 :  8] pci_am5 = 24'h0000_00 ;
  1125.             wire [31 :  8] pci_ta5 = 24'h0000_00 ;
  1126. `endif
  1127. reg [31 : 24] pci_err_cs_bit31_24 ;
  1128. reg pci_err_cs_bit10 ;
  1129. reg pci_err_cs_bit9 ;
  1130. reg pci_err_cs_bit8 ;
  1131. reg pci_err_cs_bit0 ;
  1132. reg [31 : 0] pci_err_addr ;
  1133. reg [31 : 0] pci_err_data ;
  1136. /*###########################################################################################################
  1137. -------------------------------------------------------------------------------------------------------------
  1138. WISHBONE Slave configuration registers
  1139. There are also some registers with NOT all bits implemented and therefor uses _bitX or _bitX2_X1 to
  1140. sign which bit or range of bits are implemented. Some special cases and examples are described below!
  1141. -------------------------------------------------------------------------------------------------------------
  1142. ###########################################################################################################*/
  1144. /*-----------------------------------------------------------------------------------------------------------
  1145. [800h-85Ch]
  1146. Depending on defines (WB_IMAGE1 or .. or WB_IMAGE4 or WB_IMAGE5) in constants.v file, there are
  1147. registers corresponding to each IMAGE defined to REG and parameter wb_image_X assigned to '1'.
  1148. The maximum number of images is &quot;6&quot;. By default there are first two images used and the first (WB_IMAGE0)
  1149. is assigned to Configuration space! With a 'define' WB_IMAGEx you choose the number of used WB IMAGES in
  1150. a bridge without WB_IMAGE0 (e.g. WB_IMAGE3 tells, that WB_IMAGE1, WB_IMAGE2 and WB_IMAGE3 are used for
  1151. mapping the space from PCI to WB. Offcourse, WB_IMAGE0 is assigned to Configuration space). That leave
  1152. us WB_IMAGE5 as the maximum number of images.
  1154. When error occurs, WISHBONE ERR_ADDR and ERR_DATA registers stores address and data on the bus that
  1155. caused error. While ERR_CS register stores Byte Enables and Bus Command in the MSByte. In bits 10, 9
  1156. and 8 it reports Retry Counter Expired (for posted writes), Error Source (Master Abort) and Error
  1157. Report Signal (signals that error has occured) respectively. With bit 0 we enable Error Reporting
  1158. mechanism.
  1159. -----------------------------------------------------------------------------------------------------------*/
  1160. // WB_IMAGE0 is always assigned to config. space or is not used
  1161. wire [2 : 0] wb_img_ctrl0_bit2_0 = 3'b000 ; // NO addr.transl., pre-fetch and read-line
  1162. wire [31 : 12] wb_ba0_bit31_12 = `WB_CONFIGURATION_BASE ;
  1163. wire wb_ba0_bit0 = 0 ; // config. space is MEMORY space
  1164. wire [31 : 12] wb_am0 = `WB_AM0 ; // 4KBytes of configuration space is minimum
  1165. wire [31 : 12] wb_ta0 = 20'h0000_0 ; // NO address translation needed
  1166. // WB_IMAGE1 is included by default meanwhile others are optional !
  1167. reg [2 : 0] wb_img_ctrl1_bit2_0 ;
  1168. reg [31 : 12] wb_ba1_bit31_12 ;
  1169. reg wb_ba1_bit0 ;
  1170. reg [31 : 12] wb_am1 ;
  1171. reg [31 : 12] wb_ta1 ;
  1172. `ifdef WB_IMAGE2
  1173. reg [2 : 0] wb_img_ctrl2_bit2_0 ;
  1174. reg [31 : 12] wb_ba2_bit31_12 ;
  1175. reg wb_ba2_bit0 ;
  1176. reg [31 : 12] wb_am2 ;
  1177. reg [31 : 12] wb_ta2 ;
  1178. `else
  1179.             wire [2 : 0] wb_img_ctrl2_bit2_0 = 3'b000 ;
  1180. wire [31 : 12] wb_ba2_bit31_12 = 20'h0000_0 ;
  1181.             wire wb_ba2_bit0 = 1'b0 ;
  1182.             wire [31 : 12] wb_am2 = 20'h0000_0 ;
  1183.             wire [31 : 12] wb_ta2 = 20'h0000_0 ;
  1184. `endif
  1185. `ifdef WB_IMAGE3
  1186. reg [2 : 0] wb_img_ctrl3_bit2_0 ;
  1187. reg [31 : 12] wb_ba3_bit31_12 ;
  1188. reg wb_ba3_bit0 ;
  1189. reg [31 : 12] wb_am3 ;
  1190. reg [31 : 12] wb_ta3 ;
  1191. `else
  1192.             wire [2 : 0] wb_img_ctrl3_bit2_0 = 3'b000 ;
  1193. wire [31 : 12] wb_ba3_bit31_12 = 20'h0000_0 ;
  1194.             wire wb_ba3_bit0 = 1'b0 ;
  1195.             wire [31 : 12] wb_am3 = 20'h0000_0 ;
  1196.             wire [31 : 12] wb_ta3 = 20'h0000_0 ;
  1197. `endif
  1198. `ifdef WB_IMAGE4
  1199. reg [2 : 0] wb_img_ctrl4_bit2_0 ;
  1200. reg [31 : 12] wb_ba4_bit31_12 ;
  1201. reg wb_ba4_bit0 ;
  1202. reg [31 : 12] wb_am4 ;
  1203. reg [31 : 12] wb_ta4 ;
  1204. `else
  1205.             wire [2 : 0] wb_img_ctrl4_bit2_0 = 3'b000 ;
  1206. wire [31 : 12] wb_ba4_bit31_12 = 20'h0000_0 ;
  1207.             wire wb_ba4_bit0 = 1'b0 ;
  1208.             wire [31 : 12] wb_am4 = 20'h0000_0 ;
  1209.             wire [31 : 12] wb_ta4 = 20'h0000_0 ;
  1210. `endif
  1211. `ifdef WB_IMAGE5
  1212. reg [2 : 0] wb_img_ctrl5_bit2_0 ;
  1213. reg [31 : 12] wb_ba5_bit31_12 ;
  1214. reg wb_ba5_bit0 ;
  1215. reg [31 : 12] wb_am5 ;
  1216. reg [31 : 12] wb_ta5 ;
  1217. `else
  1218.             wire [2 : 0] wb_img_ctrl5_bit2_0 = 3'b000 ;
  1219. wire [31 : 12] wb_ba5_bit31_12 = 20'h0000_0 ;
  1220.             wire wb_ba5_bit0 = 1'b0 ;
  1221.             wire [31 : 12] wb_am5 = 20'h0000_0 ;
  1222.             wire [31 : 12] wb_ta5 = 20'h0000_0 ;
  1223. `endif
  1224. reg [31 : 24] wb_err_cs_bit31_24 ;
  1225. /* reg wb_err_cs_bit10 ;*/
  1226. reg wb_err_cs_bit9 ;
  1227. reg wb_err_cs_bit8 ;
  1228. reg wb_err_cs_bit0 ;
  1229. reg [31 : 0] wb_err_addr ;
  1230. reg [31 : 0] wb_err_data ;
  1233. /*###########################################################################################################
  1234. -------------------------------------------------------------------------------------------------------------
  1235. Configuration Cycle address register
  1236. There are also some registers with NOT all bits implemented and therefor uses _bitX or _bitX2_X1 to
  1237. sign which bit or range of bits are implemented.
  1238. -------------------------------------------------------------------------------------------------------------
  1239. ###########################################################################################################*/
  1241. /*-----------------------------------------------------------------------------------------------------------
  1242. [860h-868h]
  1243. PCI bridge must ignore Type 1 configuration cycles (Master Abort) since they are used for PCI to PCI
  1244. bridges. This is single function device, that means responding on configuration cycles to all functions
  1245. (or responding only to function 0). Configuration address register for generating configuration cycles
  1246. is prepared for all options (it includes Bus Number, Device, Function, Offset and Type).
  1247. Interrupt acknowledge register stores interrupt vector data returned during Interrupt Acknowledge cycle.
  1248. -----------------------------------------------------------------------------------------------------------*/
  1249. `ifdef HOST
  1250. reg [23 : 2] cnf_addr_bit23_2 ;
  1251. reg cnf_addr_bit0 ;
  1252. `else // GUEST
  1253. wire [23 : 2] cnf_addr_bit23_2 = 22'h0 ;
  1254. wire cnf_addr_bit0 = 1'b0 ;
  1255. `endif
  1256. // reg [31 : 0] cnf_data ; IMPLEMENTED elsewhere !!!!!
  1257. // reg [31 : 0] int_ack ; IMPLEMENTED elsewhere !!!!!
  1260. /*###########################################################################################################
  1261. -------------------------------------------------------------------------------------------------------------
  1262. General Interrupt registers
  1263. There are also some registers with NOT all bits implemented and therefor uses _bitX or _bitX2_X1 to
  1264. sign which bit or range of bits are implemented.
  1265. -------------------------------------------------------------------------------------------------------------
  1266. ###########################################################################################################*/
  1268. /*-----------------------------------------------------------------------------------------------------------
  1269. [FF8h-FFCh]
  1270. Bit 31 in the Interrupt Control register is set by software and used to generate SOFT RESET. Other 4
  1271. bits are used to enable interrupt generations.
  1272. 5 LSbits in the Interrupt Status register are indicating System Error Int, Parity Error Int, PCI &amp; WB
  1273. Error Int and Inerrupt respecively. System and Parity errors are implented only in HOST bridge
  1274. implementations!
  1275. -----------------------------------------------------------------------------------------------------------*/
  1276. reg icr_bit31 ;
  1277. `ifdef HOST
  1278. reg [4 : 3] icr_bit4_3              ;
  1279. reg [4 : 3] isr_bit4_3              ;
  1280. reg [2 : 0] icr_bit2_0              ;
  1281. reg [2 : 0] isr_bit2_0              ;
  1282. `else // GUEST
  1283. wire [4 : 3] icr_bit4_3 = 2'h0 ;
  1284. wire [4 : 3] isr_bit4_3 = 2'h0 ;
  1285. reg [2 : 0] icr_bit2_0 ;
  1286. reg [2 : 0] isr_bit2_0 ;
  1287. `endif
  1289. /*###########################################################################################################
  1290. -------------------------------------------------------------------------------------------------------------
  1291. Initialization complete identifier
  1292.     When using I2C or similar initialisation mechanism,
  1293.     the bridge must not respond to transaction requests on PCI bus,
  1294.     not even to configuration cycles.
  1295.     Therefore, only when init_complete is set, the bridge starts
  1296.     participating on the PCI bus as an active device.
  1297.     Two additional flip flops are also provided for GUEST implementation,
  1298.     to synchronize to the pci clock after PCI reset is asynchronously de-asserted.
  1299. -------------------------------------------------------------------------------------------------------------
  1300. ###########################################################################################################*/
  1302. `ifdef GUEST
  1304. reg rst_inactive_sync ;
  1305. reg rst_inactive      ;
  1307. `else
  1309. wire rst_inactive = 1'b1 ;
  1311. `endif
  1313. reg init_complete   ;
  1315. wire    sync_init_complete ;
  1317. `ifdef HOST
  1318. assign  wb_init_complete_out = init_complete ;
  1320. pci_synchronizer_flop #(1, 0) i_pci_init_complete_sync
  1321. (
  1322.     .data_in        (   init_complete       ), 
  1323.     .clk_out        (   pci_clk             ), 
  1324.     .sync_data_out  (   sync_init_complete  ), 
  1325.     .async_reset    (   reset               )
  1326. );
  1328. reg pci_init_complete_out ;
  1330. always@(posedge pci_clk or posedge reset)
  1331. begin
  1332.     if (reset)
  1333.         pci_init_complete_out &lt;= 1'b0 ;
  1334.     else
  1335.         pci_init_complete_out &lt;= sync_init_complete ;
  1336. end
  1338. `endif
  1340. `ifdef GUEST
  1342. assign  pci_init_complete_out = init_complete ;
  1344. pci_synchronizer_flop #(1, 0) i_wb_init_complete_sync
  1345. (
  1346.     .data_in        (   init_complete       ), 
  1347.     .clk_out        (   wb_clk              ), 
  1348.     .sync_data_out  (   sync_init_complete  ), 
  1349.     .async_reset    (   reset               )
  1350. );
  1352. reg wb_init_complete_out ;
  1354. always@(posedge wb_clk or posedge reset)
  1355. begin
  1356.     if (reset)
  1357.         wb_init_complete_out &lt;= 1'b0 ;
  1358.     else
  1359.         wb_init_complete_out &lt;= sync_init_complete ;
  1360. end
  1362. `endif
  1364. /*###########################################################################################################
  1365. -------------------------------------------------------------------------------------------------------------
  1368. -----------------------------------------------------------------------------------------------------------*/
  1370. `ifdef NO_CNF_IMAGE // if IMAGE0 is assigned as general image space
  1372. assign r_conf_data_out = 32'h0000_0000 ;
  1374. `else
  1376.     always@(r_conf_address_in or
  1377.      status_bit15_11 or status_bit8 or r_status_bit4 or command_bit8 or command_bit6 or command_bit2_0 or
  1378.      latency_timer or cache_line_size_reg or r_vendor_id or r_device_id or r_revision_id or
  1379.             r_subsys_vendor_id or r_subsys_id or r_max_lat or r_min_gnt or
  1380.      pci_ba0_bit31_8 or
  1381.      pci_img_ctrl0_bit2_1 or pci_am0 or pci_ta0 or pci_ba0_bit0 or
  1382.      pci_img_ctrl1_bit2_1 or pci_am1 or pci_ta1 or pci_ba1_bit31_8  or pci_ba1_bit0 or
  1383.      pci_img_ctrl2_bit2_1 or pci_am2 or pci_ta2 or pci_ba2_bit31_8 or pci_ba2_bit0 or
  1384.      pci_img_ctrl3_bit2_1 or pci_am3 or pci_ta3 or pci_ba3_bit31_8 or pci_ba3_bit0 or
  1385.      pci_img_ctrl4_bit2_1 or pci_am4 or pci_ta4 or pci_ba4_bit31_8 or pci_ba4_bit0 or
  1386.      pci_img_ctrl5_bit2_1 or pci_am5 or pci_ta5 or pci_ba5_bit31_8 or pci_ba5_bit0 or
  1387.      interrupt_line or
  1388.      pci_err_cs_bit31_24 or pci_err_cs_bit10 or pci_err_cs_bit9 or pci_err_cs_bit8 or pci_err_cs_bit0 or
  1389.      pci_err_addr or pci_err_data or
  1390.      wb_ba0_bit31_12 or wb_ba0_bit0 or
  1391.      wb_img_ctrl1_bit2_0 or wb_ba1_bit31_12 or wb_ba1_bit0 or wb_am1 or wb_ta1 or
  1392.      wb_img_ctrl2_bit2_0 or wb_ba2_bit31_12 or wb_ba2_bit0 or wb_am2 or wb_ta2 or
  1393.      wb_img_ctrl3_bit2_0 or wb_ba3_bit31_12 or wb_ba3_bit0 or wb_am3 or wb_ta3 or
  1394.      wb_img_ctrl4_bit2_0 or wb_ba4_bit31_12 or wb_ba4_bit0 or wb_am4 or wb_ta4 or
  1395.      wb_img_ctrl5_bit2_0 or wb_ba5_bit31_12 or wb_ba5_bit0 or wb_am5 or wb_ta5 or
  1396.      wb_err_cs_bit31_24 or /*wb_err_cs_bit10 or*/ wb_err_cs_bit9 or wb_err_cs_bit8 or wb_err_cs_bit0 or
  1397.      wb_err_addr or wb_err_data or
  1398.      cnf_addr_bit23_2 or cnf_addr_bit0 or icr_bit31 or icr_bit4_3 or icr_bit2_0 or isr_bit4_3 or isr_bit2_0
  1400.         `ifdef PCI_CPCI_HS_IMPLEMENT
  1401.             or hs_ins or hs_ext or hs_pi or hs_loo or hs_eim or hs_cap_id
  1402.         `endif
  1404.         `ifdef PCI_SPOCI
  1405.             or spoci_cs_nack or spoci_cs_write or spoci_cs_read or spoci_cs_adr or spoci_cs_dat
  1406.         `endif
  1407.      )
  1408.     begin
  1409.      case (r_conf_address_in[9:2])
  1410.      // PCI header - configuration space
  1411.      8'h0: r_conf_data_out = { r_device_id, r_vendor_id } ;
  1412.      8'h1: r_conf_data_out = { status_bit15_11, r_status_bit10_9, status_bit8, r_status_bit7, 1'h0, r_status_bit5, r_status_bit4, 
  1413.       4'h0, 7'h00, command_bit8, 1'h0, command_bit6, 3'h0, command_bit2_0 } ;
  1414.      8'h2: r_conf_data_out = { r_class_code, r_revision_id } ;
  1415.      8'h3: r_conf_data_out = { 8'h00, r_header_type, latency_timer, cache_line_size_reg } ;
  1416.      8'h4: 
  1417.      begin
  1418.         `ifdef HOST
  1419.             `ifdef NO_CNF_IMAGE
  1420.          r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba0_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1421.            pci_am0[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1422.          r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1423.          r_conf_data_out[0] = pci_ba0_bit0 &amp; pci_am0[31];
  1424.             `else
  1425.                 r_conf_data_out[31:12] = pci_ba0_bit31_8[31:12] ;
  1426.                 r_conf_data_out[11: 0] = 12'h000 ;
  1427.             `endif
  1428.         `endif
  1430.         `ifdef GUEST
  1431.             r_conf_data_out[31:12] = pci_ba0_bit31_8[31:12] ;
  1432.             r_conf_data_out[11: 0] = 12'h000 ;
  1433.         `endif
  1434.      end
  1435.      8'h5: 
  1436.      begin
  1437.      r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba1_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1438.       pci_am1[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1439.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1440.      r_conf_data_out[0] = pci_ba1_bit0 &amp; pci_am1[31];
  1441.      end
  1442.      8'h6: 
  1443.      begin
  1444.      r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba2_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1445.       pci_am2[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1446.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1447.      r_conf_data_out[0] = pci_ba2_bit0 &amp; pci_am2[31];
  1448.      end
  1449.      8'h7: 
  1450.      begin
  1451.      r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba3_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1452.       pci_am3[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1453.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1454.      r_conf_data_out[0] = pci_ba3_bit0 &amp; pci_am3[31];
  1455.      end
  1456.      8'h8: 
  1457.      begin
  1458.      r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba4_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1459.       pci_am4[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1460.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1461.      r_conf_data_out[0] = pci_ba4_bit0 &amp; pci_am4[31];
  1462.      end
  1463.      8'h9: 
  1464.      begin
  1465.      r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba5_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1466.       pci_am5[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1467.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1468.      r_conf_data_out[0] = pci_ba5_bit0 &amp; pci_am5[31];
  1469.      end
  1470.         8'hB:
  1471.         begin
  1472.             r_conf_data_out = {r_subsys_id, r_subsys_vendor_id} ;
  1473.         end
  1474.     `ifdef PCI_CPCI_HS_IMPLEMENT
  1475.         8'hD:
  1476.         begin
  1477.             r_conf_data_out = {24'h0000_00, `PCI_CAP_PTR_VAL} ;
  1478.         end
  1479.     `endif
  1480.      8'hf: r_conf_data_out = { r_max_lat, r_min_gnt, r_interrupt_pin, interrupt_line } ;
  1481.     `ifdef PCI_CPCI_HS_IMPLEMENT
  1482.         (`PCI_CAP_PTR_VAL &gt;&gt; 2):
  1483.         begin
  1484.             r_conf_data_out  = {8'h00, hs_ins, hs_ext, hs_pi, hs_loo, 1'b0, hs_eim, 1'b0, 8'h00, hs_cap_id} ;
  1485.         end
  1486.     `endif
  1487.    // PCI target - configuration space
  1488.      {2'b01, `P_IMG_CTRL0_ADDR}: r_conf_data_out = { 29'h00000000, pci_img_ctrl0_bit2_1, 1'h0 } ;
  1489.         {2'b01, `P_BA0_ADDR}   : 
  1490.         begin
  1491.      `ifdef HOST
  1492.             `ifdef NO_CNF_IMAGE
  1493.          r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba0_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1494.            pci_am0[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1495.          r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1496.          r_conf_data_out[0] = pci_ba0_bit0 &amp; pci_am0[31];
  1497.             `else
  1498.                 r_conf_data_out[31:12] = pci_ba0_bit31_8[31:12] ;
  1499.                 r_conf_data_out[11: 0] = 12'h000 ;
  1500.             `endif
  1501.         `endif
  1503.         `ifdef GUEST
  1504.             r_conf_data_out[31:12] = pci_ba0_bit31_8[31:12] ;
  1505.             r_conf_data_out[11: 0] = 12'h000 ;
  1506.         `endif
  1507.      end
  1508.         {2'b01, `P_AM0_ADDR}: 
  1509.      begin
  1510.         `ifdef HOST
  1511.             `ifdef NO_CNF_IMAGE
  1512.                 r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am0[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1513.          r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1514.             `else
  1515.                 r_conf_data_out[31:12] = pci_am0[31:12] ;
  1516.                 r_conf_data_out[11: 0] = 12'h000        ;
  1517.             `endif
  1518.         `endif
  1520.         `ifdef GUEST
  1521.             r_conf_data_out[31:12] = pci_am0[31:12] ;
  1522.             r_conf_data_out[11: 0] = 12'h000        ;
  1523.         `endif
  1524.      end
  1525.         {2'b01, `P_TA0_ADDR}: 
  1526.      begin
  1527.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta0[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1528.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1529.      end
  1530.         {2'b01, `P_IMG_CTRL1_ADDR}: r_conf_data_out = { 29'h00000000, pci_img_ctrl1_bit2_1, 1'h0 } ;
  1531.         {2'b01, `P_BA1_ADDR}: 
  1532.      begin
  1533.      r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba1_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1534.          pci_am1[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1535.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1536.      r_conf_data_out[0] = pci_ba1_bit0 &amp; pci_am1[31];
  1537.      end
  1538.         {2'b01, `P_AM1_ADDR}: 
  1539.      begin
  1540.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am1[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1541.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1542.      end
  1543.         {2'b01, `P_TA1_ADDR}: 
  1544.      begin
  1545.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta1[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1546.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1547.      end
  1548.         {2'b01, `P_IMG_CTRL2_ADDR}: r_conf_data_out = { 29'h00000000, pci_img_ctrl2_bit2_1, 1'h0 } ;
  1549.         {2'b01, `P_BA2_ADDR}: 
  1550.      begin
  1551.      r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba2_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1552.        pci_am2[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1553.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1554.      r_conf_data_out[0] = pci_ba2_bit0 &amp; pci_am2[31];
  1555.      end
  1556.         {2'b01, `P_AM2_ADDR}: 
  1557.      begin
  1558.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am2[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1559.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1560.      end
  1561.         {2'b01, `P_TA2_ADDR}: 
  1562.      begin
  1563.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta2[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1564.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1565.      end
  1566.         {2'b01, `P_IMG_CTRL3_ADDR}: r_conf_data_out = { 29'h00000000, pci_img_ctrl3_bit2_1, 1'h0 } ;
  1567.         {2'b01, `P_BA3_ADDR}: 
  1568.      begin
  1569.      r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba3_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1570.        pci_am3[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1571.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1572.      r_conf_data_out[0] = pci_ba3_bit0 &amp; pci_am3[31];
  1573.      end
  1574.         {2'b01, `P_AM3_ADDR}: 
  1575.      begin
  1576.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am3[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1577.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1578.      end
  1579.         {2'b01, `P_TA3_ADDR}: 
  1580.      begin
  1581.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta3[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1582.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1583.      end
  1584.         {2'b01, `P_IMG_CTRL4_ADDR}: r_conf_data_out = { 29'h00000000, pci_img_ctrl4_bit2_1, 1'h0 } ;
  1585.         {2'b01, `P_BA4_ADDR}: 
  1586.      begin
  1587.      r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba4_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1588.        pci_am4[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1589.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1590.      r_conf_data_out[0] = pci_ba4_bit0 &amp; pci_am4[31];
  1591.      end
  1592.         {2'b01, `P_AM4_ADDR}: 
  1593.      begin
  1594.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am4[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1595.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1596.      end
  1597.         {2'b01, `P_TA4_ADDR}: 
  1598.      begin
  1599.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta4[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1600.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1601.      end
  1602.         {2'b01, `P_IMG_CTRL5_ADDR}: r_conf_data_out = { 29'h00000000, pci_img_ctrl5_bit2_1, 1'h0 } ;
  1603.         {2'b01, `P_BA5_ADDR}: 
  1604.      begin
  1605.      r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba5_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1606.        pci_am5[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1607.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1608.      r_conf_data_out[0] = pci_ba5_bit0 &amp; pci_am5[31];
  1609.      end
  1610.         {2'b01, `P_AM5_ADDR}:
  1611.      begin
  1612.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am5[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1613.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1614.      end
  1615.         {2'b01, `P_TA5_ADDR}: 
  1616.      begin
  1617.             r_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta5[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1618.      r_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1619.      end
  1620.         {2'b01, `P_ERR_CS_ADDR}: r_conf_data_out = { pci_err_cs_bit31_24, 13'h0000, pci_err_cs_bit10, pci_err_cs_bit9,
  1621.                     pci_err_cs_bit8, 7'h00, pci_err_cs_bit0 } ;
  1622.         {2'b01, `P_ERR_ADDR_ADDR}: r_conf_data_out = pci_err_addr ;
  1623.         {2'b01, `P_ERR_DATA_ADDR}: r_conf_data_out = pci_err_data ;
  1624.      // WB slave - configuration space
  1625.      {2'b01, `WB_CONF_SPC_BAR_ADDR}: r_conf_data_out = { wb_ba0_bit31_12, 11'h000, wb_ba0_bit0 } ;
  1626.      {2'b01, `W_IMG_CTRL1_ADDR}: r_conf_data_out = { 29'h00000000, wb_img_ctrl1_bit2_0 } ;
  1627.      {2'b01, `W_BA1_ADDR}: 
  1628.      begin
  1629.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ba1_bit31_12[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1630.       wb_am1[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1631.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):1]  = 0 ;
  1632.      r_conf_data_out[0] = wb_ba1_bit0 ;
  1633.      end
  1634.      {2'b01, `W_AM1_ADDR}: 
  1635.      begin
  1636.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_am1[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1637.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  1638.      end
  1639.      {2'b01, `W_TA1_ADDR}: 
  1640.      begin
  1641.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ta1[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1642.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  1643.      end
  1644.      {2'b01, `W_IMG_CTRL2_ADDR}: r_conf_data_out = { 29'h00000000, wb_img_ctrl2_bit2_0 } ;
  1645.      `W_BA2_ADDR  : 
  1646.      begin
  1647.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ba2_bit31_12[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1648.       wb_am2[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1649.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):1]  = 0 ;
  1650.      r_conf_data_out[0] = wb_ba2_bit0 ;
  1651.      end
  1652.      {2'b01, `W_AM2_ADDR}: 
  1653.      begin
  1654.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_am2[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1655.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  1656.      end
  1657.      {2'b01, `W_TA2_ADDR}: 
  1658.      begin
  1659.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ta2[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1660.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  1661.      end
  1662.      {2'b01, `W_IMG_CTRL3_ADDR}: r_conf_data_out = { 29'h00000000, wb_img_ctrl3_bit2_0 } ;
  1663.      {2'b01, `W_BA3_ADDR}: 
  1664.      begin
  1665.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ba3_bit31_12[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1666.       wb_am3[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1667.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):1]  = 0 ;
  1668.      r_conf_data_out[0] = wb_ba3_bit0 ;
  1669.      end
  1670.      {2'b01, `W_AM3_ADDR}: 
  1671.      begin
  1672.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_am3[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1673.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  1674.      end
  1675.      {2'b01, `W_TA3_ADDR}: 
  1676.      begin
  1677.          r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ta3[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1678.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  1679.      end
  1680.      {2'b01, `W_IMG_CTRL4_ADDR}: r_conf_data_out = { 29'h00000000, wb_img_ctrl4_bit2_0 } ;
  1681.      {2'b01, `W_BA4_ADDR}: 
  1682.      begin
  1683.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ba4_bit31_12[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1684.       wb_am4[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1685.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):1]  = 0 ;
  1686.      r_conf_data_out[0] = wb_ba4_bit0 ;
  1687.      end
  1688.      {2'b01, `W_AM4_ADDR}: 
  1689.      begin
  1690.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_am4[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1691.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  1692.      end
  1693.      {2'b01, `W_TA4_ADDR}: 
  1694.      begin
  1695.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ta4[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1696.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  1697.      end
  1698.      {2'b01, `W_IMG_CTRL5_ADDR}: r_conf_data_out = { 29'h00000000, wb_img_ctrl5_bit2_0 } ;
  1699.      {2'b01, `W_BA5_ADDR}: 
  1700.      begin
  1701.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ba5_bit31_12[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1702.       wb_am5[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1703.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):1]  = 0 ;
  1704.      r_conf_data_out[0] = wb_ba5_bit0 ;
  1705.      end
  1706.      {2'b01, `W_AM5_ADDR}: 
  1707.      begin
  1708.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_am5[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1709.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  1710.      end
  1711.      {2'b01, `W_TA5_ADDR}: 
  1712.      begin
  1713.      r_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ta5[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  1714.      r_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  1715.      end
  1716.      {2'b01, `W_ERR_CS_ADDR}: r_conf_data_out = { wb_err_cs_bit31_24, /*13*/14'h0000, /*wb_err_cs_bit10,*/
  1717.                   wb_err_cs_bit9, wb_err_cs_bit8, 7'h00, wb_err_cs_bit0 } ;
  1718.      {2'b01, `W_ERR_ADDR_ADDR}: r_conf_data_out = wb_err_addr ;
  1719.      {2'b01, `W_ERR_DATA_ADDR}: r_conf_data_out = wb_err_data ;
  1721.      {2'b01, `CNF_ADDR_ADDR}: r_conf_data_out = { 8'h00, cnf_addr_bit23_2, 1'h0, cnf_addr_bit0 } ;
  1722.      // `CNF_DATA_ADDR: implemented elsewhere !!!
  1723.      // `INT_ACK_ADDR : implemented elsewhere !!!
  1724.         {2'b01, `ICR_ADDR}: r_conf_data_out = { icr_bit31, 26'h0000_000, icr_bit4_3, icr_bit2_0 } ;
  1725.         {2'b01, `ISR_ADDR}: r_conf_data_out = { 27'h0000_000, isr_bit4_3, isr_bit2_0 } ;
  1727.     `ifdef PCI_SPOCI
  1728.         8'hff: r_conf_data_out = {spoci_cs_nack, 5'h0, spoci_cs_write, spoci_cs_read,
  1729.                                   5'h0, spoci_cs_adr[10:8],
  1730.                                   spoci_cs_adr[7:0],
  1731.                                   spoci_cs_dat[7:0]} ;
  1732.     `endif
  1733.      default : r_conf_data_out = 32'h0000_0000 ;
  1734.      endcase
  1735.     end
  1737. `endif
  1739. `ifdef PCI_SPOCI
  1740. reg [ 7: 0] spoci_reg_num ;
  1741. wire [11: 0] w_conf_address = init_complete ? w_conf_address_in : {2'b00, spoci_reg_num, 2'b00} ;
  1742. `else
  1743. wire [11: 0] w_conf_address = w_conf_address_in ;
  1744. wire [ 7: 0] spoci_reg_num = 'hff ;
  1745. `endif
  1747. always@(w_conf_address or
  1748. status_bit15_11 or status_bit8 or r_status_bit4 or command_bit8 or command_bit6 or command_bit2_0 or
  1749. latency_timer or cache_line_size_reg or r_vendor_id or r_device_id or r_revision_id or
  1750.         r_subsys_id or r_subsys_vendor_id or r_max_lat or r_min_gnt or
  1751. pci_ba0_bit31_8 or
  1752. pci_img_ctrl0_bit2_1 or pci_am0 or pci_ta0 or pci_ba0_bit0 or
  1753. pci_img_ctrl1_bit2_1 or pci_am1 or pci_ta1 or pci_ba1_bit31_8  or pci_ba1_bit0 or
  1754. pci_img_ctrl2_bit2_1 or pci_am2 or pci_ta2 or pci_ba2_bit31_8 or pci_ba2_bit0 or
  1755. pci_img_ctrl3_bit2_1 or pci_am3 or pci_ta3 or pci_ba3_bit31_8 or pci_ba3_bit0 or
  1756. pci_img_ctrl4_bit2_1 or pci_am4 or pci_ta4 or pci_ba4_bit31_8 or pci_ba4_bit0 or
  1757. pci_img_ctrl5_bit2_1 or pci_am5 or pci_ta5 or pci_ba5_bit31_8 or pci_ba5_bit0 or
  1758. interrupt_line or
  1759. pci_err_cs_bit31_24 or pci_err_cs_bit10 or pci_err_cs_bit9 or pci_err_cs_bit8 or pci_err_cs_bit0 or
  1760. pci_err_addr or pci_err_data or
  1761. wb_ba0_bit31_12 or wb_ba0_bit0 or
  1762. wb_img_ctrl1_bit2_0 or wb_ba1_bit31_12 or wb_ba1_bit0 or wb_am1 or wb_ta1 or
  1763. wb_img_ctrl2_bit2_0 or wb_ba2_bit31_12 or wb_ba2_bit0 or wb_am2 or wb_ta2 or
  1764. wb_img_ctrl3_bit2_0 or wb_ba3_bit31_12 or wb_ba3_bit0 or wb_am3 or wb_ta3 or
  1765. wb_img_ctrl4_bit2_0 or wb_ba4_bit31_12 or wb_ba4_bit0 or wb_am4 or wb_ta4 or
  1766. wb_img_ctrl5_bit2_0 or wb_ba5_bit31_12 or wb_ba5_bit0 or wb_am5 or wb_ta5 or
  1767. wb_err_cs_bit31_24 or /*wb_err_cs_bit10 or*/ wb_err_cs_bit9 or wb_err_cs_bit8 or wb_err_cs_bit0 or
  1768. wb_err_addr or wb_err_data or
  1769. cnf_addr_bit23_2 or cnf_addr_bit0 or icr_bit31 or icr_bit4_3 or icr_bit2_0 or isr_bit4_3 or isr_bit2_0
  1771.     `ifdef PCI_CPCI_HS_IMPLEMENT
  1772.         or hs_ins or hs_ext or hs_pi or hs_loo or hs_eim or hs_cap_id
  1773.     `endif
  1775.     `ifdef PCI_SPOCI
  1776.         or spoci_cs_nack or spoci_cs_write or spoci_cs_read or spoci_cs_adr or spoci_cs_dat
  1777.     `endif
  1778. )
  1779. begin
  1780. case (w_conf_address[9:2])
  1781. 8'h0:
  1782. begin
  1783. w_conf_data_out = { r_device_id, r_vendor_id } ;
  1784. w_reg_select_dec = 57'h000_0000_0000_0000 ; // Read-Only register
  1785. end
  1786. 8'h1: // w_reg_select_dec bit 0
  1787. begin
  1788. w_conf_data_out = { status_bit15_11, r_status_bit10_9, status_bit8, r_status_bit7, 1'h0, r_status_bit5, r_status_bit4, 
  1789.       4'h0, 7'h00, command_bit8, 1'h0, command_bit6, 3'h0, command_bit2_0 } ;
  1790. w_reg_select_dec = 57'h000_0000_0000_0001 ;
  1791. end
  1792. 8'h2:
  1793. begin
  1794. w_conf_data_out = { r_class_code, r_revision_id } ;
  1795. w_reg_select_dec = 57'h000_0000_0000_0000 ; // Read-Only register
  1796. end
  1797. 8'h3: // w_reg_select_dec bit 1
  1798. begin
  1799. w_conf_data_out = { 8'h00, r_header_type, latency_timer, cache_line_size_reg } ;
  1800. w_reg_select_dec = 57'h000_0000_0000_0002 ;
  1801. end
  1802. 8'h4: // w_reg_select_dec bit 4
  1803. begin
  1804.     `ifdef HOST
  1805.         `ifdef NO_CNF_IMAGE
  1806.          w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba0_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1807.            pci_am0[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1808.          w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1809.          w_conf_data_out[0] = pci_ba0_bit0 &amp; pci_am0[31];
  1810.         `else
  1811.             w_conf_data_out[31:12] = pci_ba0_bit31_8[31:12] ;
  1812.             w_conf_data_out[11: 0] = 12'h000 ;
  1813.         `endif
  1814.     `endif
  1816.     `ifdef GUEST
  1817.         w_conf_data_out[31:12] = pci_ba0_bit31_8[31:12] ;
  1818.         w_conf_data_out[11: 0] = 12'h000 ;
  1819.     `endif
  1820. w_reg_select_dec = 57'h000_0000_0000_0010 ; // The same for another address
  1821. end
  1822. 8'h5: // w_reg_select_dec bit 8
  1823. begin
  1824.      w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba1_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1825.        pci_am1[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1826.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1827.      w_conf_data_out[0] = pci_ba1_bit0 &amp; pci_am1[31];
  1828. w_reg_select_dec = 57'h000_0000_0000_0100 ; // The same for another address
  1829. end
  1830. 8'h6: // w_reg_select_dec bit 12
  1831. begin
  1832.      w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba2_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1833.        pci_am2[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1834.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1835.      w_conf_data_out[0] = pci_ba2_bit0 &amp; pci_am2[31];
  1836. w_reg_select_dec = 57'h000_0000_0000_1000 ; // The same for another address
  1837. end
  1838. 8'h7: // w_reg_select_dec bit 16
  1839. begin
  1840.      w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba3_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1841.        pci_am3[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1842.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1843.      w_conf_data_out[0] = pci_ba3_bit0 &amp; pci_am3[31];
  1844. w_reg_select_dec = 57'h000_0000_0001_0000 ; // The same for another address
  1845. end
  1846. 8'h8: // w_reg_select_dec bit 20
  1847. begin
  1848.      w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba4_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1849.        pci_am4[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1850.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1851.      w_conf_data_out[0] = pci_ba4_bit0 &amp; pci_am4[31];
  1852. w_reg_select_dec = 57'h000_0000_0010_0000 ; // The same for another address
  1853. end
  1854. 8'h9: // w_reg_select_dec bit 24
  1855. begin
  1856.      w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba5_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1857.        pci_am5[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1858.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1859.      w_conf_data_out[0] = pci_ba5_bit0 &amp; pci_am5[31];
  1860. w_reg_select_dec = 57'h000_0000_0100_0000 ; // The same for another address
  1861. end
  1862.     8'hB:
  1863.     begin
  1864.         w_conf_data_out = {r_subsys_id, r_subsys_vendor_id} ;
  1865.         w_reg_select_dec = 57'h000_0000_0000_0000 ;
  1866.     end
  1868. `ifdef PCI_CPCI_HS_IMPLEMENT
  1869.     8'hD:
  1870.     begin
  1871.         w_conf_data_out  = {24'h0000_00, `PCI_CAP_PTR_VAL} ;
  1872.         w_reg_select_dec = 57'h000_0000_0000_0000 ; // Read-Only register
  1873.     end
  1874. `endif
  1875. 8'hf: // w_reg_select_dec bit 2
  1876. begin
  1877. w_conf_data_out = { r_max_lat, r_min_gnt, r_interrupt_pin, interrupt_line } ;
  1878. w_reg_select_dec = 57'h000_0000_0000_0004 ;
  1879. end
  1880. `ifdef PCI_CPCI_HS_IMPLEMENT
  1881.     (`PCI_CAP_PTR_VAL &gt;&gt; 2):
  1882.     begin
  1883.         w_reg_select_dec = 57'h100_0000_0000_0000 ;
  1884.         w_conf_data_out  = {8'h00, hs_ins, hs_ext, hs_pi, hs_loo, 1'b0, hs_eim, 1'b0, 8'h00, hs_cap_id} ;
  1885.     end
  1886. `endif
  1887. {2'b01, `P_IMG_CTRL0_ADDR}:  // w_reg_select_dec bit 3
  1888. begin
  1889. w_conf_data_out = { 29'h00000000, pci_img_ctrl0_bit2_1, 1'h0 } ;
  1890. w_reg_select_dec = 57'h000_0000_0000_0008 ;
  1891. end
  1892.     {2'b01, `P_BA0_ADDR}:   // w_reg_select_dec bit 4
  1893. begin
  1894.     `ifdef HOST
  1895.         `ifdef NO_CNF_IMAGE
  1896.          w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba0_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1897.            pci_am0[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1898.          w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1899.          w_conf_data_out[0] = pci_ba0_bit0 &amp; pci_am0[31];
  1900.         `else
  1901.             w_conf_data_out[31:12] = pci_ba0_bit31_8[31:12] ;
  1902.             w_conf_data_out[11: 0] = 12'h000 ;
  1903.         `endif
  1904.     `endif
  1906.     `ifdef GUEST
  1907.         w_conf_data_out[31:12] = pci_ba0_bit31_8[31:12] ;
  1908.         w_conf_data_out[11: 0] = 12'h000 ;
  1909.     `endif
  1910. w_reg_select_dec = 57'h000_0000_0000_0010 ; // The same for another address
  1911. end
  1912.     {2'b01, `P_AM0_ADDR}:   // w_reg_select_dec bit 5
  1913. begin
  1914.     `ifdef HOST
  1915.         `ifdef NO_CNF_IMAGE
  1916.             w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am0[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1917.          w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1918.         `else
  1919.             w_conf_data_out[31:12] = pci_am0[31:12] ;
  1920.             w_conf_data_out[11: 0] = 12'h000        ;
  1921.         `endif
  1922.     `endif
  1924.     `ifdef GUEST
  1925.         w_conf_data_out[31:12] = pci_am0[31:12] ;
  1926.         w_conf_data_out[11: 0] = 12'h000        ;
  1927.     `endif
  1928. w_reg_select_dec = 57'h000_0000_0000_0020 ;
  1929. end
  1930.     {2'b01, `P_TA0_ADDR}:   // w_reg_select_dec bit 6
  1931. begin
  1932.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta0[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1933.         w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1934. w_reg_select_dec = 57'h000_0000_0000_0040 ;
  1935. end
  1936.     {2'b01, `P_IMG_CTRL1_ADDR}:   // w_reg_select_dec bit 7
  1937. begin
  1938.     w_conf_data_out = { 29'h00000000, pci_img_ctrl1_bit2_1, 1'h0 } ;
  1939. w_reg_select_dec = 57'h000_0000_0000_0080 ;
  1940. end
  1941.     {2'b01, `P_BA1_ADDR}:   // w_reg_select_dec bit 8
  1942. begin
  1943.      w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba1_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1944.        pci_am1[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1945.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1946.      w_conf_data_out[0] = pci_ba1_bit0 &amp; pci_am1[31];
  1947. w_reg_select_dec = 57'h000_0000_0000_0100 ; // The same for another address
  1948. end
  1949.     {2'b01, `P_AM1_ADDR}:   // w_reg_select_dec bit 9
  1950. begin
  1951.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am1[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1952.         w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1953. w_reg_select_dec = 57'h000_0000_0000_0200 ;
  1954. end
  1955.     {2'b01, `P_TA1_ADDR}:   // w_reg_select_dec bit 10
  1956. begin
  1957.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta1[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1958.         w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1959. w_reg_select_dec = 57'h000_0000_0000_0400 ;
  1960. end
  1961.     {2'b01, `P_IMG_CTRL2_ADDR}:   // w_reg_select_dec bit 11
  1962. begin
  1963.     w_conf_data_out = { 29'h00000000, pci_img_ctrl2_bit2_1, 1'h0 } ;
  1964. w_reg_select_dec = 57'h000_0000_0000_0800 ;
  1965. end
  1966.     {2'b01, `P_BA2_ADDR}:   // w_reg_select_dec bit 12
  1967. begin
  1968.      w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba2_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1969.        pci_am2[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1970.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1971.      w_conf_data_out[0] = pci_ba2_bit0 &amp; pci_am2[31];
  1972. w_reg_select_dec = 57'h000_0000_0000_1000 ; // The same for another address
  1973. end
  1974.     {2'b01, `P_AM2_ADDR}:   // w_reg_select_dec bit 13
  1975. begin
  1976.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am2[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1977.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1978. w_reg_select_dec = 57'h000_0000_0000_2000 ;
  1979. end
  1980.     {2'b01, `P_TA2_ADDR}:   // w_reg_select_dec bit 14
  1981. begin
  1982.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta2[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1983.         w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  1984. w_reg_select_dec = 57'h000_0000_0000_4000 ;
  1985. end
  1986.     {2'b01, `P_IMG_CTRL3_ADDR}:   // w_reg_select_dec bit 15
  1987. begin
  1988.     w_conf_data_out = { 29'h00000000, pci_img_ctrl3_bit2_1, 1'h0 } ;
  1989. w_reg_select_dec = 57'h000_0000_0000_8000 ;
  1990. end
  1991.     {2'b01, `P_BA3_ADDR}:   // w_reg_select_dec bit 16
  1992. begin
  1993.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba3_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  1994.        pci_am3[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  1995.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  1996.      w_conf_data_out[0] = pci_ba3_bit0 &amp; pci_am3[31];
  1997. w_reg_select_dec = 57'h000_0000_0001_0000 ; // The same for another address
  1998. end
  1999.     {2'b01, `P_AM3_ADDR}:   // w_reg_select_dec bit 17
  2000. begin
  2001.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am3[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  2002.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  2003. w_reg_select_dec = 57'h000_0000_0002_0000 ;
  2004. end
  2005.     {2'b01, `P_TA3_ADDR}:   // w_reg_select_dec bit 18
  2006. begin
  2007.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta3[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  2008.         w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  2009. w_reg_select_dec = 57'h000_0000_0004_0000 ;
  2010. end
  2011.     {2'b01, `P_IMG_CTRL4_ADDR}:   // w_reg_select_dec bit 19
  2012. begin
  2013.     w_conf_data_out = { 29'h00000000, pci_img_ctrl4_bit2_1, 1'h0 } ;
  2014. w_reg_select_dec = 57'h000_0000_0008_0000 ;
  2015. end
  2016.     {2'b01, `P_BA4_ADDR}:   // w_reg_select_dec bit 20
  2017. begin
  2018.      w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba4_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  2019.        pci_am4[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  2020.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  2021.      w_conf_data_out[0] = pci_ba4_bit0 &amp; pci_am4[31];
  2022. w_reg_select_dec = 57'h000_0000_0010_0000 ; // The same for another address
  2023. end
  2024.     {2'b01, `P_AM4_ADDR}:   // w_reg_select_dec bit 21
  2025. begin
  2026.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am4[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  2027.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  2028. w_reg_select_dec = 57'h000_0000_0020_0000 ;
  2029. end
  2030.     {2'b01, `P_TA4_ADDR}:   // w_reg_select_dec bit 22
  2031. begin
  2032.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta4[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  2033.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  2034. w_reg_select_dec = 57'h000_0000_0040_0000 ;
  2035. end
  2036.     {2'b01, `P_IMG_CTRL5_ADDR}:   // w_reg_select_dec bit 23
  2037. begin
  2038. w_conf_data_out = { 29'h00000000, pci_img_ctrl5_bit2_1, 1'h0 } ;
  2039. w_reg_select_dec = 57'h000_0000_0080_0000 ;
  2040. end
  2041.     {2'b01, `P_BA5_ADDR}:   // w_reg_select_dec bit 24
  2042. begin
  2043.      w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ba5_bit31_8[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] &amp; 
  2044.        pci_am5[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  2045.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):1] = 0 ;
  2046.      w_conf_data_out[0] = pci_ba5_bit0 &amp; pci_am5[31];
  2047. w_reg_select_dec = 57'h000_0000_0100_0000 ; // The same for another address
  2048. end
  2049.     {2'b01, `P_AM5_ADDR}:   // w_reg_select_dec bit 25
  2050. begin
  2051.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_am5[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  2052.      w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  2053. w_reg_select_dec = 57'h000_0000_0200_0000 ;
  2054. end
  2055.     {2'b01, `P_TA5_ADDR}:   // w_reg_select_dec bit 26
  2056. begin
  2057.         w_conf_data_out[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = pci_ta5[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  2058.         w_conf_data_out[(31-`PCI_NUM_OF_DEC_ADDR_LINES):0] = 0 ;
  2059. w_reg_select_dec = 57'h000_0000_0400_0000 ;
  2060. end
  2061.     {2'b01, `P_ERR_CS_ADDR}:   // w_reg_select_dec bit 27
  2062. begin
  2063.     w_conf_data_out = { pci_err_cs_bit31_24, 13'h0000, pci_err_cs_bit10, pci_err_cs_bit9,
  2064.              pci_err_cs_bit8, 7'h00, pci_err_cs_bit0 } ;
  2065. w_reg_select_dec = 57'h000_0000_0800_0000 ;
  2066. end
  2067.     {2'b01, `P_ERR_ADDR_ADDR}:   // w_reg_select_dec bit 28
  2068. begin
  2069.     w_conf_data_out = pci_err_addr ;
  2070. w_reg_select_dec = 57'h000_0000_0000_0000 ; // = 56'h00_0000_1000_0000 ;
  2071. end
  2072.     {2'b01, `P_ERR_DATA_ADDR}:   // w_reg_select_dec bit 29
  2073. begin
  2074. w_conf_data_out = pci_err_data ;
  2075. w_reg_select_dec = 57'h000_0000_0000_0000 ; // = 56'h00_0000_2000_0000 ;
  2076. end
  2077. // WB slave - configuration space
  2078. {2'b01, `WB_CONF_SPC_BAR_ADDR}:
  2079. begin
  2080. w_conf_data_out = { wb_ba0_bit31_12, 11'h000, wb_ba0_bit0 } ;
  2081. w_reg_select_dec = 57'h000_0000_0000_0000 ; // Read-Only register
  2082. end
  2083. {2'b01, `W_IMG_CTRL1_ADDR}:   // w_reg_select_dec bit 30
  2084. begin
  2085. w_conf_data_out = { 29'h00000000, wb_img_ctrl1_bit2_0 } ;
  2086. w_reg_select_dec = 57'h000_0000_4000_0000 ;
  2087. end
  2088. {2'b01, `W_BA1_ADDR}:   // w_reg_select_dec bit 31
  2089. begin
  2090.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ba1_bit31_12[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] &amp; 
  2091.       wb_am1[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2092.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):1]  = 0 ;
  2093.      w_conf_data_out[0] = wb_ba1_bit0 ;
  2094. w_reg_select_dec = 57'h000_0000_8000_0000 ;
  2095. end
  2096. {2'b01, `W_AM1_ADDR}:   // w_reg_select_dec bit 32
  2097. begin
  2098.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_am1[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2099.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  2100. w_reg_select_dec = 57'h000_0001_0000_0000 ;
  2101. end
  2102.     {2'b01, `W_TA1_ADDR}:   // w_reg_select_dec bit 33
  2103. begin
  2104.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ta1[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2105.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  2106. w_reg_select_dec = 57'h000_0002_0000_0000 ;
  2107. end
  2108. {2'b01, `W_IMG_CTRL2_ADDR}:   // w_reg_select_dec bit 34
  2109. begin
  2110. w_conf_data_out = { 29'h00000000, wb_img_ctrl2_bit2_0 } ;
  2111. w_reg_select_dec = 57'h000_0004_0000_0000 ;
  2112. end
  2113. {2'b01, `W_BA2_ADDR}:   // w_reg_select_dec bit 35
  2114. begin
  2115.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ba2_bit31_12[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] &amp; 
  2116.       wb_am2[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2117.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):1]  = 0 ;
  2118.      w_conf_data_out[0] = wb_ba2_bit0 ;
  2119. w_reg_select_dec = 57'h000_0008_0000_0000 ;
  2120. end
  2121. {2'b01, `W_AM2_ADDR}:   // w_reg_select_dec bit 36
  2122. begin
  2123.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_am2[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2124.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  2125. w_reg_select_dec = 57'h000_0010_0000_0000 ;
  2126. end
  2127. {2'b01, `W_TA2_ADDR}:   // w_reg_select_dec bit 37
  2128. begin
  2129.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ta2[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2130.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  2131. w_reg_select_dec = 57'h000_0020_0000_0000 ;
  2132. end
  2133. {2'b01, `W_IMG_CTRL3_ADDR}:   // w_reg_select_dec bit 38
  2134. begin
  2135. w_conf_data_out = { 29'h00000000, wb_img_ctrl3_bit2_0 } ;
  2136. w_reg_select_dec = 57'h000_0040_0000_0000 ;
  2137. end
  2138. {2'b01, `W_BA3_ADDR}:   // w_reg_select_dec bit 39
  2139. begin
  2140.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ba3_bit31_12[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] &amp; 
  2141.       wb_am3[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2142.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):1]  = 0 ;
  2143.      w_conf_data_out[0] = wb_ba3_bit0 ;
  2144. w_reg_select_dec = 57'h000_0080_0000_0000 ;
  2145. end
  2146. {2'b01, `W_AM3_ADDR}:   // w_reg_select_dec bit 40
  2147. begin
  2148.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_am3[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2149.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  2150. w_reg_select_dec = 57'h000_0100_0000_0000 ;
  2151. end
  2152. {2'b01, `W_TA3_ADDR}:   // w_reg_select_dec bit 41
  2153. begin
  2154.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ta3[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2155.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  2156. w_reg_select_dec = 57'h000_0200_0000_0000 ;
  2157. end
  2158. {2'b01, `W_IMG_CTRL4_ADDR}:   // w_reg_select_dec bit 42
  2159. begin
  2160. w_conf_data_out = { 29'h00000000, wb_img_ctrl4_bit2_0 } ;
  2161. w_reg_select_dec = 57'h000_0400_0000_0000 ;
  2162. end
  2163. {2'b01, `W_BA4_ADDR}:   // w_reg_select_dec bit 43
  2164. begin
  2165.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ba4_bit31_12[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] &amp; 
  2166.       wb_am4[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2167.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):1]  = 0 ;
  2168.      w_conf_data_out[0] = wb_ba4_bit0 ;
  2169. w_reg_select_dec = 57'h000_0800_0000_0000 ;
  2170. end
  2171. {2'b01, `W_AM4_ADDR}:   // w_reg_select_dec bit 44
  2172. begin
  2173.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_am4[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2174.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  2175. w_reg_select_dec = 57'h000_1000_0000_0000 ;
  2176. end
  2177. {2'b01, `W_TA4_ADDR}:   // w_reg_select_dec bit 45
  2178. begin
  2179.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ta4[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2180.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  2181. w_reg_select_dec = 57'h000_2000_0000_0000 ;
  2182. end
  2183. {2'b01, `W_IMG_CTRL5_ADDR}:   // w_reg_select_dec bit 46
  2184. begin
  2185. w_conf_data_out = { 29'h00000000, wb_img_ctrl5_bit2_0 } ;
  2186. w_reg_select_dec = 57'h000_4000_0000_0000 ;
  2187. end
  2188. {2'b01, `W_BA5_ADDR}:   // w_reg_select_dec bit 47
  2189. begin
  2190.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ba5_bit31_12[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] &amp; 
  2191.       wb_am5[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2192.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):1]  = 0 ;
  2193.      w_conf_data_out[0] = wb_ba5_bit0 ;
  2194. w_reg_select_dec = 57'h000_8000_0000_0000 ;
  2195. end
  2196. {2'b01, `W_AM5_ADDR}:   // w_reg_select_dec bit 48
  2197. begin
  2198.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_am5[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2199.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  2200. w_reg_select_dec = 57'h001_0000_0000_0000 ;
  2201. end
  2202. {2'b01, `W_TA5_ADDR}:   // w_reg_select_dec bit 49
  2203. begin
  2204.      w_conf_data_out[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = wb_ta5[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2205.      w_conf_data_out[(31-`WB_NUM_OF_DEC_ADDR_LINES):0]  = 0 ;
  2206. w_reg_select_dec = 57'h002_0000_0000_0000 ;
  2207. end
  2208. {2'b01, `W_ERR_CS_ADDR}:   // w_reg_select_dec bit 50
  2209. begin
  2210. w_conf_data_out = { wb_err_cs_bit31_24, /*13*/14'h0000, /*wb_err_cs_bit10,*/
  2211.          wb_err_cs_bit9, wb_err_cs_bit8, 7'h00, wb_err_cs_bit0 } ;
  2212. w_reg_select_dec = 57'h004_0000_0000_0000 ;
  2213. end
  2214. {2'b01, `W_ERR_ADDR_ADDR}:   // w_reg_select_dec bit 51
  2215. begin
  2216. w_conf_data_out = wb_err_addr ;
  2217. w_reg_select_dec = 57'h008_0000_0000_0000 ;
  2218. end
  2219. {2'b01, `W_ERR_DATA_ADDR}:   // w_reg_select_dec bit 52
  2220. begin
  2221. w_conf_data_out = wb_err_data ;
  2222. w_reg_select_dec = 57'h010_0000_0000_0000 ;
  2223. end
  2224. {2'b01, `CNF_ADDR_ADDR}:   // w_reg_select_dec bit 53
  2225. begin
  2226. w_conf_data_out = { 8'h00, cnf_addr_bit23_2, 1'h0, cnf_addr_bit0 } ;
  2227. w_reg_select_dec = 57'h020_0000_0000_0000 ;
  2228. end
  2229. // `CNF_DATA_ADDR: implemented elsewhere !!!
  2230. // `INT_ACK_ADDR: implemented elsewhere !!!
  2231.     {2'b01, `ICR_ADDR}:   // w_reg_select_dec bit 54
  2232. begin
  2233. w_conf_data_out = { icr_bit31, 26'h0000_000, icr_bit4_3, icr_bit2_0 } ;
  2234. w_reg_select_dec = 57'h040_0000_0000_0000 ;
  2235. end
  2236.     {2'b01, `ISR_ADDR}:   // w_reg_select_dec bit 55
  2237. begin
  2238. w_conf_data_out = { 27'h0000_000, isr_bit4_3, isr_bit2_0 } ;
  2239. w_reg_select_dec = 57'h080_0000_0000_0000 ;
  2240. end
  2242. `ifdef PCI_SPOCI
  2243.     8'hff:
  2244.     begin
  2245.         w_conf_data_out = {spoci_cs_nack, 5'h0, spoci_cs_write, spoci_cs_read,
  2246.                            5'h0, spoci_cs_adr[10:8],
  2247.                            spoci_cs_adr[7:0],
  2248.                            spoci_cs_dat[7:0]} ;
  2250.         // this register is implemented separate from other registers, because
  2251.         // it has special features implemented
  2252.         w_reg_select_dec = 57'h000_0000_0000_0000 ;
  2253.     end
  2254. `endif
  2256. default:
  2257. begin
  2258. w_conf_data_out = 32'h0000_0000 ;
  2259. w_reg_select_dec = 57'h000_0000_0000_0000 ;
  2260. end
  2261. endcase
  2262. end
  2264. `ifdef PCI_SPOCI
  2265. reg init_we ;
  2266. reg init_cfg_done ;
  2267. reg [31: 0] spoci_dat ;
  2268. wire [31: 0] w_conf_data = init_cfg_done ? w_conf_data_in : spoci_dat ;
  2269. wire [ 3: 0] w_byte_en   = init_cfg_done ? w_byte_en_in   : 4'b0000   ;
  2270. `else
  2271. wire init_we        = 1'b0  ;
  2272. wire init_cfg_done  = 1'b1  ;
  2273. wire [31: 0] w_conf_data    = w_conf_data_in ;
  2274. wire [ 3: 0] w_byte_en      = w_byte_en_in   ;
  2275. wire [31: 0] spoci_dat      = 'h0000_0000    ;
  2276. `endif
  2278. // Reduced write data for BASE, MASK and TRANSLATION registers of PCI and WB images
  2279. assign w_conf_pdata_reduced[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] = w_conf_data[31:(32-`PCI_NUM_OF_DEC_ADDR_LINES)] ;
  2280. assign w_conf_pdata_reduced[(31-`PCI_NUM_OF_DEC_ADDR_LINES): 0] = 0 ;
  2281. assign w_conf_wdata_reduced[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] = w_conf_data[31:(32-`WB_NUM_OF_DEC_ADDR_LINES)] ;
  2282. assign w_conf_wdata_reduced[(31-`WB_NUM_OF_DEC_ADDR_LINES): 0] = 0 ;
  2284. wire w_we = w_we_i | init_we ;
  2286. always@(posedge w_clock or posedge reset)
  2287. begin
  2288. // Here are implemented all registers that are reset with RESET signal otherwise they can be normaly written!!!
  2289. // Registers that are commented are implemented after this alwasy statement, because they are e.g. reset with
  2290. //   RESET signal, set with some status signal and they are erased with writting '1' into them !!!
  2291. if (reset)
  2292. begin
  2293. /*status_bit15_11 ; status_bit8 ;*/ command_bit8 &lt;= 1'h0 ; command_bit6 &lt;= 1'h0 ; command_bit2_0 &lt;= 3'h0 ;