SCSI/ASPI

开发平台：

VHDL

cpu.fit.rpt：源码内容

Fitter report for cpu
Mon Mar 08 21:52:23 2010
Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. I/O Assignment Warnings
6. Fitter Netlist Optimizations
7. Incremental Compilation Preservation Summary
8. Incremental Compilation Partition Settings
9. Incremental Compilation Placement Preservation
10. HardCopy Device Resource Guide
11. Pin-Out File
12. Fitter Resource Usage Summary
13. Input Pins
14. Output Pins
15. I/O Bank Usage
16. All Package Pins
17. Output Pin Default Load For Reported TCO
18. Fitter Resource Utilization by Entity
19. Delay Chain Summary
20. Pad To Core Delay Chain Fanout
21. Control Signals
22. Global & Other Fast Signals
23. Non-Global High Fan-Out Signals
24. Interconnect Usage Summary
25. LAB Logic Elements
26. LAB-wide Signals
27. LAB Signals Sourced
28. LAB Signals Sourced Out
29. LAB Distinct Inputs
30. I/O Rules Summary
31. I/O Rules Details
32. I/O Rules Matrix
33. Fitter Device Options
34. Operating Settings and Conditions
35. Estimated Delay Added for Hold Timing
36. Fitter Messages
37. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
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without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+--------------------------------------------------------------------------+
; Fitter Summary ;
+-------------------------------+------------------------------------------+
; Fitter Status ; Successful - Mon Mar 08 21:52:23 2010 ;
; Quartus II Version ; 9.0 Build 132 02/25/2009 SJ Full Version ;
; Revision Name ; cpu ;
; Top-level Entity Name ; cpu ;
; Family ; Stratix II ;
; Device ; EP2S15F484C3 ;
; Timing Models ; Final ;
; Logic utilization ; 9 % ;
; Combinational ALUTs ; 597 / 12,480 ( 5 % ) ;
; Dedicated logic registers ; 660 / 12,480 ( 5 % ) ;
; Total registers ; 660 ;
; Total pins ; 113 / 343 ( 33 % ) ;
; Total virtual pins ; 0 ;
; Total block memory bits ; 0 / 419,328 ( 0 % ) ;
; DSP block 9-bit elements ; 0 / 96 ( 0 % ) ;
; Total PLLs ; 0 / 6 ( 0 % ) ;
; Total DLLs ; 0 / 2 ( 0 % ) ;
+-------------------------------+------------------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Option ; Setting ; Default Value ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device ; AUTO ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Use smart compilation ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Always Enable Input Buffers ; Off ; Off ;
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Multi-Corner Timing ; Off ; Off ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 2 ;
; Maximum allowed ; 2 ;
; ; ;
; Average used ; 1.20 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; 1 processor ; 100.0% ;
; 2 processors ; 11.1% ;
+----------------------------+-------------+
+------------------------------------------------+
; I/O Assignment Warnings ;
+----------------+-------------------------------+
; Pin Name ; Reason ;
+----------------+-------------------------------+
; paddr[0] ; Incomplete set of assignments ;
; paddr[1] ; Incomplete set of assignments ;
; paddr[2] ; Incomplete set of assignments ;
; paddr[3] ; Incomplete set of assignments ;
; paddr[4] ; Incomplete set of assignments ;
; paddr[5] ; Incomplete set of assignments ;
; paddr[6] ; Incomplete set of assignments ;
; paddr[7] ; Incomplete set of assignments ;
; paddr[8] ; Incomplete set of assignments ;
; paddr[9] ; Incomplete set of assignments ;
; paddr[10] ; Incomplete set of assignments ;
; portbout[0] ; Incomplete set of assignments ;
; portbout[1] ; Incomplete set of assignments ;
; portbout[2] ; Incomplete set of assignments ;
; portbout[3] ; Incomplete set of assignments ;
; portbout[4] ; Incomplete set of assignments ;
; portbout[5] ; Incomplete set of assignments ;
; portbout[6] ; Incomplete set of assignments ;
; portbout[7] ; Incomplete set of assignments ;
; portcout[0] ; Incomplete set of assignments ;
; portcout[1] ; Incomplete set of assignments ;
; portcout[2] ; Incomplete set of assignments ;
; portcout[3] ; Incomplete set of assignments ;
; portcout[4] ; Incomplete set of assignments ;
; portcout[5] ; Incomplete set of assignments ;
; portcout[6] ; Incomplete set of assignments ;
; portcout[7] ; Incomplete set of assignments ;
; expdout[0] ; Incomplete set of assignments ;
; expdout[1] ; Incomplete set of assignments ;
; expdout[2] ; Incomplete set of assignments ;
; expdout[3] ; Incomplete set of assignments ;
; expdout[4] ; Incomplete set of assignments ;
; expdout[5] ; Incomplete set of assignments ;
; expdout[6] ; Incomplete set of assignments ;
; expdout[7] ; Incomplete set of assignments ;
; expaddr[0] ; Incomplete set of assignments ;
; expaddr[1] ; Incomplete set of assignments ;
; expaddr[2] ; Incomplete set of assignments ;
; expaddr[3] ; Incomplete set of assignments ;
; expaddr[4] ; Incomplete set of assignments ;
; expaddr[5] ; Incomplete set of assignments ;
; expaddr[6] ; Incomplete set of assignments ;
; expread ; Incomplete set of assignments ;
; expwrite ; Incomplete set of assignments ;
; debugw[0] ; Incomplete set of assignments ;
; debugw[1] ; Incomplete set of assignments ;
; debugw[2] ; Incomplete set of assignments ;
; debugw[3] ; Incomplete set of assignments ;
; debugw[4] ; Incomplete set of assignments ;
; debugw[5] ; Incomplete set of assignments ;
; debugw[6] ; Incomplete set of assignments ;
; debugw[7] ; Incomplete set of assignments ;
; debugpc[0] ; Incomplete set of assignments ;
; debugpc[1] ; Incomplete set of assignments ;
; debugpc[2] ; Incomplete set of assignments ;
; debugpc[3] ; Incomplete set of assignments ;
; debugpc[4] ; Incomplete set of assignments ;
; debugpc[5] ; Incomplete set of assignments ;
; debugpc[6] ; Incomplete set of assignments ;
; debugpc[7] ; Incomplete set of assignments ;
; debugpc[8] ; Incomplete set of assignments ;
; debugpc[9] ; Incomplete set of assignments ;
; debugpc[10] ; Incomplete set of assignments ;
; debuginst[0] ; Incomplete set of assignments ;
; debuginst[1] ; Incomplete set of assignments ;
; debuginst[2] ; Incomplete set of assignments ;
; debuginst[3] ; Incomplete set of assignments ;
; debuginst[4] ; Incomplete set of assignments ;
; debuginst[5] ; Incomplete set of assignments ;
; debuginst[6] ; Incomplete set of assignments ;
; debuginst[7] ; Incomplete set of assignments ;
; debuginst[8] ; Incomplete set of assignments ;
; debuginst[9] ; Incomplete set of assignments ;
; debuginst[10] ; Incomplete set of assignments ;
; debuginst[11] ; Incomplete set of assignments ;
; debugstatus[0] ; Incomplete set of assignments ;
; debugstatus[1] ; Incomplete set of assignments ;
; debugstatus[2] ; Incomplete set of assignments ;
; debugstatus[3] ; Incomplete set of assignments ;
; debugstatus[4] ; Incomplete set of assignments ;
; debugstatus[5] ; Incomplete set of assignments ;
; debugstatus[6] ; Incomplete set of assignments ;
; debugstatus[7] ; Incomplete set of assignments ;
; expdin[0] ; Incomplete set of assignments ;
; expdin[1] ; Incomplete set of assignments ;
; expdin[4] ; Incomplete set of assignments ;
; expdin[2] ; Incomplete set of assignments ;
; expdin[5] ; Incomplete set of assignments ;
; expdin[3] ; Incomplete set of assignments ;
; expdin[6] ; Incomplete set of assignments ;
; expdin[7] ; Incomplete set of assignments ;
; clk ; Incomplete set of assignments ;
; pdata[8] ; Incomplete set of assignments ;
; reset ; Incomplete set of assignments ;
; pdata[3] ; Incomplete set of assignments ;
; pdata[4] ; Incomplete set of assignments ;
; pdata[2] ; Incomplete set of assignments ;
; pdata[0] ; Incomplete set of assignments ;
; pdata[1] ; Incomplete set of assignments ;
; pdata[10] ; Incomplete set of assignments ;
; pdata[11] ; Incomplete set of assignments ;
; pdata[7] ; Incomplete set of assignments ;
; pdata[5] ; Incomplete set of assignments ;
; pdata[6] ; Incomplete set of assignments ;
; pdata[9] ; Incomplete set of assignments ;
; portain[0] ; Incomplete set of assignments ;
; portain[1] ; Incomplete set of assignments ;
; portain[4] ; Incomplete set of assignments ;
; portain[2] ; Incomplete set of assignments ;
; portain[5] ; Incomplete set of assignments ;
; portain[3] ; Incomplete set of assignments ;
; portain[6] ; Incomplete set of assignments ;
; portain[7] ; Incomplete set of assignments ;
+----------------+-------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Netlist Optimizations ;
+-----------------------------+------------+---------------------------------------------------+--------------------------+-----------+----------------+--------------------------------------+------------------+-----------------------+
; Node ; Action ; Operation ; Reason ; Node Port ; Node Port Name ; Destination Node ; Destination Port ; Destination Port Name ;
+-----------------------------+------------+---------------------------------------------------+--------------------------+-----------+----------------+--------------------------------------+------------------+-----------------------+
; Mux14~0 ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; Mux14~0DUPLICATE ; ; ;
; Mux21~0 ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; Mux21~0DUPLICATE ; ; ;
; Mux22~0 ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; Mux22~0DUPLICATE ; ; ;
; alu:alu|Equal0~0 ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; alu:alu|Equal0~0DUPLICATE ; ; ;
; fileaddr[0]~9 ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; fileaddr[0]~9DUPLICATE ; ; ;
; idec:idec|WideOr3~1 ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; idec:idec|WideOr3~1DUPLICATE ; ; ;
; regs:regs|dram:dram|mem~592 ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; regs:regs|dram:dram|mem~592DUPLICATE ; ; ;
; regs:regs|dram:dram|mem~659 ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; regs:regs|dram:dram|mem~659DUPLICATE ; ; ;
+-----------------------------+------------+---------------------------------------------------+--------------------------+-----------+----------------+--------------------------------------+------------------+-----------------------+
+-----------------------------------------------+
; Incremental Compilation Preservation Summary ;
+-------------------------+---------------------+
; Type ; Value ;
+-------------------------+---------------------+
; Placement ; ;
; -- Requested ; 0 / 1362 ( 0.00 % ) ;
; -- Achieved ; 0 / 1362 ( 0.00 % ) ;
; ; ;
; Routing (by Connection) ; ;
; -- Requested ; 0 / 0 ( 0.00 % ) ;
; -- Achieved ; 0 / 0 ( 0.00 % ) ;
+-------------------------+---------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
+--------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Top ; 1362 ; 0 ; N/A ; Source File ;
+----------------+---------+-------------------+-------------------------+-------------------+
Color Legend:
-- Green:
-- Package Resource: The HardCopy device package can be migrated from the selected FPGA device package, and the design has been fitted with the target device migration enabled.
-- Other Device Resources: The resource quantity is within the acceptable range of the HardCopy device and package, indicating that migration from the selected FPGA device package will likely be successful. You must compile and check the HardCopy companion revision to ensure migration is successful.
-- Orange:
-- Package Resource: The HardCopy device package can be migrated from the selected FPGA device package; however, the design has not been fitted with the target device migration enabled.
-- Other Device Resources: The resource quantity is within the acceptable range of the HardCopy device and package; however, the resource is constrained so much that the design may not migrate.
-- Red:
-- Package Resource: The HardCopy device package cannot be migrated from the selected FPGA device package.
-- Other Device Resources: The design did not migrate because the resource quantity exceeds the acceptable range of the HardCopy device and package, or, for other reasons detailed in the footnotes.
Note: The used resource quantities listed for each HardCopy device and package combination are estimates only.
Migrate your design from the selected FPGA device and compile for the HardCopy companion revision to obtain the most accurate measurement of HardCopy resource utilization.
Note: The Device Resource Guide cannot estimate the routing demand by the design in a HardCopy device.
Migrate your design from the selected FPGA device and compile for the HardCopy companion revision to confirm routability of the design in the selected HardCopy device.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; HardCopy Device Resource Guide ;
+---------------------------------+----------------------+--------------+--------------+--------------+--------------+---------------+---------------+---------------+
; Resource ; Stratix II EP2S15 ; HC210W ; HC210 ; HC220 ; HC220 ; HC230 ; HC240 ; HC240 ;
+---------------------------------+----------------------+--------------+--------------+--------------+--------------+---------------+---------------+---------------+
; Migration Compatibility ; ; None ; None ; None ; None ; None ; None ; None ;
; Primary Migration Constraint ; ; Package ; Package ; Package ; Package ; Package ; Package ; Package ;
; Package* ; FBGA - 484 ; FBGA - 484 ; FBGA - 484 ; FBGA - 672 ; FBGA - 780 ; FBGA - 1020 ; FBGA - 1020 ; FBGA - 1508 ;
; Logic ; -- ; 2% ; 2% ; 1% ; 1% ; 1% ; 1% ; 1% ;
; -- Logic cells ; 1040 ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
; -- DSP elements ; 0 ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
; Pins ; ; ; ; ; ; ; ; ;
; -- Total ; 113 ; 113 / 309 ; 113 / 335 ; 113 / 493 ; 113 / 495 ; 113 / 699 ; 113 / 743 ; 113 / 952 ;
; -- Differential Input ; 0 ; 0 / 66 ; 0 / 70 ; 0 / 90 ; 0 / 90 ; 0 / 128 ; 0 / 224 ; 0 / 272 ;
; -- Differential Output ; 0 ; 0 / 44 ; 0 / 50 ; 0 / 70 ; 0 / 70 ; 0 / 112 ; 0 / 200 ; 0 / 256 ;
; -- PCI / PCI-X ; 0 ; 0 / 159 ; 0 / 166 ; 0 / 244 ; 0 / 246 ; 0 / 358 ; 0 / 366 ; 0 / 471 ;
; -- DQ ; 0 ; 0 / 20 ; 0 / 20 ; 0 / 50 ; 0 / 50 ; 0 / 204 ; 0 / 204 ; 0 / 204 ;
; -- DQS ; 0 ; 0 / 8 ; 0 / 8 ; 0 / 18 ; 0 / 18 ; 0 / 72 ; 0 / 72 ; 0 / 72 ;
; Memory ; ; ; ; ; ; ; ; ;
; -- M-RAM ; 0 ; 0 / 0 ; 0 / 0 ; 0 / 2 ; 0 / 2 ; 0 / 6 ; 0 / 9 ; 0 / 9 ;
; -- M4K blocks & M512 blocks ; 0 ; 0 / 190 ; 0 / 190 ; 0 / 408 ; 0 / 408 ; 0 / 614 ; 0 / 816 ; 0 / 816 ;
; PLLs ; ; ; ; ; ; ; ; ;
; -- Enhanced ; 0 ; 0 / 2 ; 0 / 2 ; 0 / 2 ; 0 / 2 ; 0 / 4 ; 0 / 4 ; 0 / 4 ;
; -- Fast ; 0 ; 0 / 2 ; 0 / 2 ; 0 / 2 ; 0 / 2 ; 0 / 4 ; 0 / 8 ; 0 / 8 ;
; DLLs ; 0 ; 0 / 1 ; 0 / 1 ; 0 / 1 ; 0 / 1 ; 0 / 2 ; 0 / 2 ; 0 / 2 ;
; SERDES ; ; ; ; ; ; ; ; ;
; -- RX ; 0 ; 0 / 17 ; 0 / 21 ; 0 / 31 ; 0 / 31 ; 0 / 46 ; 0 / 92 ; 0 / 116 ;
; -- TX ; 0 ; 0 / 18 ; 0 / 19 ; 0 / 29 ; 0 / 29 ; 0 / 44 ; 0 / 88 ; 0 / 116 ;
; Configuration ; ; ; ; ; ; ; ; ;
; -- CRC ; 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ;
; -- ASMI ; 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ;
; -- Remote Update ; 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ; 0 / 0 ;
; -- JTAG ; 0 ; 0 / 1 ; 0 / 1 ; 0 / 1 ; 0 / 1 ; 0 / 1 ; 0 / 1 ; 0 / 1 ;
+---------------------------------+----------------------+--------------+--------------+--------------+--------------+---------------+---------------+---------------+
* The selected FPGA device cannot migrate to any HardCopy device, regardless of the design. Try this design with a different FPGA device.
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/altera/90/quartus/115157712RISC8/cpu.pin.
+------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+-----------------------------------------------------------------------------------+------------------------+
; Resource ; Usage ;
+-----------------------------------------------------------------------------------+------------------------+
; Combinational ALUTs ; 597 / 12,480 ( 5 % ) ;
; Dedicated logic registers ; 660 / 12,480 ( 5 % ) ;
; ; ;
; Combinational ALUT usage by number of inputs ; ;
; -- 7 input functions ; 130 ;
; -- 6 input functions ; 168 ;
; -- 5 input functions ; 78 ;
; -- 4 input functions ; 50 ;
; -- <=3 input functions ; 171 ;
; ; ;
; Combinational ALUTs by mode ; ;
; -- normal mode ; 421 ;
; -- extended LUT mode ; 130 ;
; -- arithmetic mode ; 46 ;
; -- shared arithmetic mode ; 0 ;
; ; ;
; Logic utilization ; 1,133 / 12,480 ( 9 % ) ;
; -- Difficulty Clustering Design ; Low ;
; -- Combinational ALUT/register pairs used in final Placement ; 1040 ;
; -- Combinational with no register ; 380 ;
; -- Register only ; 443 ;
; -- Combinational with a register ; 217 ;
; -- Estimated pairs recoverable by pairing ALUTs and registers as design grows ; -86 ;
; -- Estimated Combinational ALUT/register pairs unavailable ; 179 ;
; -- Unavailable due to unpartnered 7 LUTs ; 96 ;
; -- Unavailable due to unpartnered 6 LUTs ; 65 ;
; -- Unavailable due to unpartnered 5 LUTs ; 0 ;
; -- Unavailable due to LAB-wide signal conflicts ; 18 ;
; -- Unavailable due to LAB input limits ; 0 ;
; ; ;
; Total registers* ; 660 / 14,410 ( 5 % ) ;
; -- Dedicated logic registers ; 660 / 12,480 ( 5 % ) ;
; -- I/O registers ; 0 / 1,930 ( 0 % ) ;
; ; ;
; ALMs: partially or completely used ; 594 / 6,240 ( 10 % ) ;
; ; ;
; Total LABs: partially or completely used ; 77 / 780 ( 10 % ) ;
; ; ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 113 / 343 ( 33 % ) ;
; -- Clock pins ; 14 / 16 ( 88 % ) ;
; Global signals ; 1 ;
; M512s ; 0 / 104 ( 0 % ) ;
; M4Ks ; 0 / 78 ( 0 % ) ;
; Total block memory bits ; 0 / 419,328 ( 0 % ) ;
; Total block memory implementation bits ; 0 / 419,328 ( 0 % ) ;
; DSP block 9-bit elements ; 0 / 96 ( 0 % ) ;
; PLLs ; 0 / 6 ( 0 % ) ;
; Global clocks ; 1 / 16 ( 6 % ) ;
; Regional clocks ; 0 / 32 ( 0 % ) ;
; SERDES transmitters ; 0 / 38 ( 0 % ) ;
; SERDES receivers ; 0 / 42 ( 0 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; ASMI blocks ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; Remote update blocks ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 3% / 2% / 3% ;
; Peak interconnect usage (total/H/V) ; 14% / 14% / 15% ;
; Maximum fan-out node ; clk~clkctrl ;
; Maximum fan-out ; 660 ;
; Highest non-global fan-out signal ; fileaddr[1]~8 ;
; Highest non-global fan-out ; 205 ;
; Total fan-out ; 5219 ;
; Average fan-out ; 3.32 ;
+-----------------------------------------------------------------------------------+------------------------+
* Register count does not include registers inside block RAM or DSP blocks.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk ; N20 ; 1 ; 0 ; 10 ; 1 ; 1 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; expdin[0] ; W10 ; 7 ; 22 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; expdin[1] ; W12 ; 8 ; 17 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; expdin[2] ; G14 ; 3 ; 7 ; 27 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; expdin[3] ; L16 ; 2 ; 0 ; 17 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; expdin[4] ; Y9 ; 10 ; 25 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; expdin[5] ; B6 ; 4 ; 30 ; 27 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; expdin[6] ; K18 ; 2 ; 0 ; 19 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; expdin[7] ; AB7 ; 7 ; 29 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[0] ; K1 ; 5 ; 40 ; 17 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[10] ; B7 ; 4 ; 29 ; 27 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[11] ; K3 ; 5 ; 40 ; 18 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[1] ; G15 ; 3 ; 5 ; 27 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[2] ; V11 ; 8 ; 17 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[3] ; L8 ; 5 ; 40 ; 17 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[4] ; AB13 ; 8 ; 18 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[5] ; L3 ; 5 ; 40 ; 16 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[6] ; L7 ; 5 ; 40 ; 17 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[7] ; T10 ; 7 ; 30 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[8] ; D10 ; 9 ; 25 ; 27 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; pdata[9] ; V8 ; 7 ; 33 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; portain[0] ; C13 ; 3 ; 18 ; 27 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; portain[1] ; AA13 ; 8 ; 18 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; portain[2] ; M3 ; 5 ; 40 ; 16 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; portain[3] ; N2 ; 6 ; 40 ; 10 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; portain[4] ; M20 ; 2 ; 0 ; 16 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; portain[5] ; M2 ; 5 ; 40 ; 16 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; portain[6] ; AA8 ; 7 ; 26 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; portain[7] ; V12 ; 8 ; 17 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; reset ; K7 ; 5 ; 40 ; 18 ; 1 ; 102 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+----------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+----------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; debuginst[0] ; A13 ; 3 ; 18 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debuginst[10] ; C9 ; 9 ; 26 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debuginst[11] ; J6 ; 5 ; 40 ; 20 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debuginst[1] ; B13 ; 3 ; 18 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debuginst[2] ; K5 ; 5 ; 40 ; 19 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debuginst[3] ; C18 ; 3 ; 10 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debuginst[4] ; H21 ; 2 ; 0 ; 20 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debuginst[5] ; W11 ; 8 ; 17 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debuginst[6] ; K22 ; 2 ; 0 ; 17 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debuginst[7] ; B11 ; 4 ; 22 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debuginst[8] ; J2 ; 5 ; 40 ; 19 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debuginst[9] ; Y13 ; 8 ; 15 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugpc[0] ; A5 ; 4 ; 31 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugpc[10] ; A10 ; 9 ; 25 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugpc[1] ; H11 ; 3 ; 17 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugpc[2] ; D11 ; 3 ; 15 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugpc[3] ; K16 ; 2 ; 0 ; 18 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugpc[4] ; G9 ; 4 ; 33 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugpc[5] ; C5 ; 4 ; 31 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugpc[6] ; AB10 ; 10 ; 25 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugpc[7] ; K21 ; 2 ; 0 ; 17 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugpc[8] ; H22 ; 2 ; 0 ; 20 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugpc[9] ; A7 ; 4 ; 29 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugstatus[0] ; H1 ; 5 ; 40 ; 20 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugstatus[1] ; J18 ; 2 ; 0 ; 20 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugstatus[2] ; K19 ; 2 ; 0 ; 18 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugstatus[3] ; A6 ; 4 ; 30 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugstatus[4] ; L2 ; 5 ; 40 ; 16 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugstatus[5] ; AA11 ; 7 ; 22 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugstatus[6] ; K8 ; 5 ; 40 ; 18 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugstatus[7] ; L15 ; 2 ; 0 ; 17 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugw[0] ; Y12 ; 8 ; 18 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugw[1] ; AA9 ; 10 ; 25 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugw[2] ; J5 ; 5 ; 40 ; 20 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugw[3] ; B10 ; 9 ; 25 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugw[4] ; B12 ; 4 ; 22 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugw[5] ; Y11 ; 7 ; 22 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; debugw[6] ; J3 ; 5 ; 40 ; 19 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; debugw[7] ; C7 ; 4 ; 29 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expaddr[0] ; C16 ; 3 ; 14 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expaddr[1] ; A8 ; 4 ; 26 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expaddr[2] ; A15 ; 3 ; 14 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expaddr[3] ; D12 ; 3 ; 17 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expaddr[4] ; K4 ; 5 ; 40 ; 18 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; expaddr[5] ; V9 ; 10 ; 26 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expaddr[6] ; F13 ; 3 ; 13 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expdout[0] ; L20 ; 2 ; 0 ; 16 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; expdout[1] ; J20 ; 2 ; 0 ; 19 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; expdout[2] ; K17 ; 2 ; 0 ; 19 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; expdout[3] ; B8 ; 4 ; 26 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expdout[4] ; B16 ; 3 ; 13 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expdout[5] ; E12 ; 3 ; 15 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expdout[6] ; C8 ; 4 ; 29 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expdout[7] ; AA10 ; 10 ; 25 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expread ; B9 ; 9 ; 26 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; expwrite ; B5 ; 4 ; 31 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; paddr[0] ; D8 ; 4 ; 34 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; paddr[10] ; C6 ; 4 ; 31 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; paddr[1] ; L21 ; 2 ; 0 ; 16 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; paddr[2] ; H2 ; 5 ; 40 ; 20 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; paddr[3] ; J19 ; 2 ; 0 ; 20 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; paddr[4] ; B15 ; 3 ; 14 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; paddr[5] ; K2 ; 5 ; 40 ; 17 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; paddr[6] ; K6 ; 5 ; 40 ; 19 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; paddr[7] ; H12 ; 3 ; 15 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; paddr[8] ; E11 ; 3 ; 17 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; paddr[9] ; C10 ; 9 ; 25 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portbout[0] ; E8 ; 4 ; 34 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portbout[1] ; C12 ; 4 ; 22 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portbout[2] ; G13 ; 3 ; 13 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portbout[3] ; N8 ; 6 ; 40 ; 9 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; portbout[4] ; E10 ; 4 ; 30 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portbout[5] ; C15 ; 3 ; 14 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portbout[6] ; J21 ; 2 ; 0 ; 19 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 12mA ; Off ; Fitter ; 0 pF ;
; portbout[7] ; H14 ; 3 ; 7 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portcout[0] ; A18 ; 3 ; 11 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portcout[1] ; U12 ; 8 ; 15 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portcout[2] ; G12 ; 3 ; 17 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portcout[3] ; D13 ; 3 ; 18 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portcout[4] ; Y10 ; 7 ; 22 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portcout[5] ; C11 ; 4 ; 22 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portcout[6] ; D6 ; 4 ; 35 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
; portcout[7] ; A17 ; 3 ; 11 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
+----------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 1 / 40 ( 3 % ) ; 3.3V ; -- ;
; 2 ; 17 / 44 ( 39 % ) ; 3.3V ; -- ;
; 3 ; 25 / 50 ( 50 % ) ; 3.3V ; -- ;
; 4 ; 21 / 35 ( 60 % ) ; 3.3V ; -- ;
; 5 ; 20 / 44 ( 45 % ) ; 3.3V ; -- ;
; 6 ; 2 / 40 ( 5 % ) ; 3.3V ; -- ;
; 7 ; 8 / 34 ( 24 % ) ; 3.3V ; -- ;
; 8 ; 9 / 43 ( 21 % ) ; 3.3V ; -- ;
; 9 ; 6 / 6 ( 100 % ) ; 3.3V ; -- ;
; 10 ; 5 / 6 ( 83 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+--------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+--------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; A1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; A2 ; ; ; TEMPDIODEp ; ; ; ; -- ; ; -- ; -- ;
; A3 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; A4 ; 277 ; 4 ; ^MSEL3 ; ; ; ; -- ; ; -- ; -- ;
; A5 ; 307 ; 4 ; debugpc[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; A6 ; 311 ; 4 ; debugstatus[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; A7 ; 315 ; 4 ; debugpc[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; A8 ; 318 ; 4 ; expaddr[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; A9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; A10 ; 323 ; 9 ; debugpc[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; A11 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; A12 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; A13 ; 329 ; 3 ; debuginst[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; A14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; A15 ; 343 ; 3 ; expaddr[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; A16 ; 347 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A17 ; 351 ; 3 ; portcout[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; A18 ; 350 ; 3 ; portcout[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; A19 ; 375 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A20 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; A21 ; 383 ; 3 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; A22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AA1 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
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