SCSI/ASPI

开发平台：

VHDL

cpu.fit.rpt：源码内容

; F6 ; 288 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; F7 ; 296 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; F8 ; 294 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; F9 ; 300 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; F10 ; ; ; GNDA_PLL5 ; gnd ; ; ; -- ; ; -- ; -- ;
; F11 ; ; ; GNDA_PLL5 ; gnd ; ; ; -- ; ; -- ; -- ;
; F12 ; ; ; VCCA_PLL5 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; F13 ; 346 ; 3 ; expaddr[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; F14 ; 358 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; F15 ; 367 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; F16 ; 362 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; F17 ; 378 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; F18 ; ; 2 ; VREFB2 ; power ; ; ; -- ; ; -- ; -- ;
; F19 ; 11 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; F20 ; 9 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; F21 ; 14 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; F22 ; 12 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G1 ; 255 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G2 ; 253 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G3 ; 262 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G4 ; 260 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G5 ; 266 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G6 ; 264 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G7 ; 286 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; G8 ; 291 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; G9 ; 302 ; 4 ; debugpc[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; G10 ; ; 9 ; VCC_PLL5_OUT ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; G11 ; ; ; VCCD_PLL5 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G12 ; 336 ; 3 ; portcout[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; G13 ; 348 ; 3 ; portbout[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; G14 ; 359 ; 3 ; expdin[2] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; G15 ; 366 ; 3 ; pdata[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; G16 ; 370 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; G17 ; 7 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G18 ; 5 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G19 ; 19 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G20 ; 17 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G21 ; 22 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G22 ; 20 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H1 ; 251 ; 5 ; debugstatus[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; H2 ; 249 ; 5 ; paddr[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; H3 ; 259 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H4 ; 257 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H5 ; 254 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H6 ; 252 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H7 ; 284 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; H8 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; H9 ; 304 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; H10 ; ; 4 ; VCCPD4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; H11 ; 334 ; 3 ; debugpc[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; H12 ; 340 ; 3 ; paddr[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; H13 ; ; 3 ; VCCPD3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; H14 ; 360 ; 3 ; portbout[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; H15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H16 ; 368 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; H17 ; 15 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H18 ; 13 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H19 ; 18 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H20 ; 16 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H21 ; 26 ; 2 ; debuginst[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; H22 ; 24 ; 2 ; debugpc[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J2 ; 247 ; 5 ; debuginst[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J3 ; 245 ; 5 ; debugw[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J4 ; ; 5 ; VREFB5 ; power ; ; ; -- ; ; -- ; -- ;
; J5 ; 250 ; 5 ; debugw[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J6 ; 248 ; 5 ; debuginst[11] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J7 ; 258 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; J8 ; 256 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; J9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; J10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; J12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; J14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J15 ; 364 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; J16 ; 23 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; J17 ; 21 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; J18 ; 27 ; 2 ; debugstatus[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J19 ; 25 ; 2 ; paddr[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J20 ; 30 ; 2 ; expdout[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J21 ; 28 ; 2 ; portbout[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K1 ; 239 ; 5 ; pdata[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K2 ; 237 ; 5 ; paddr[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K3 ; 243 ; 5 ; pdata[11] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K4 ; 241 ; 5 ; expaddr[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K5 ; 246 ; 5 ; debuginst[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K6 ; 244 ; 5 ; paddr[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K7 ; 242 ; 5 ; reset ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K8 ; 240 ; 5 ; debugstatus[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; K11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; K13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K14 ; ; 2 ; VCCPD2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; K15 ; 35 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; K16 ; 33 ; 2 ; debugpc[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K17 ; 31 ; 2 ; expdout[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K18 ; 29 ; 2 ; expdin[6] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K19 ; 34 ; 2 ; debugstatus[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K20 ; 32 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; K21 ; 38 ; 2 ; debugpc[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K22 ; 36 ; 2 ; debuginst[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; L1 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; L2 ; 233 ; 5 ; debugstatus[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; L3 ; 235 ; 5 ; pdata[5] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; L4 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
; L5 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
; L6 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; L7 ; 238 ; 5 ; pdata[6] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; L8 ; 236 ; 5 ; pdata[3] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; L9 ; ; 5 ; VCCPD5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; L10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; L11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; L12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; L13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; L14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; L15 ; 39 ; 2 ; debugstatus[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; L16 ; 37 ; 2 ; expdin[3] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; L17 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; L18 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; L19 ; ; 2 ; VREFB2 ; power ; ; ; -- ; ; -- ; -- ;
; L20 ; 40 ; 2 ; expdout[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; L21 ; 42 ; 2 ; paddr[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; L22 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; M1 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; M2 ; 232 ; 5 ; portain[5] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; M3 ; 234 ; 5 ; portain[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; M4 ; ; ; VCCA_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M5 ; ; ; VCCD_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M6 ; ; ; VCCA_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M8 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M16 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M17 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M18 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M19 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M20 ; 41 ; 2 ; portain[4] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; M21 ; 43 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; M22 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; N1 ; 231 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N2 ; 229 ; 6 ; portain[3] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; N3 ; 230 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; N4 ; 228 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; N5 ; ; ; GNDA_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;
; N6 ; ; ; GNDA_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;
; N7 ; 226 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N8 ; 224 ; 6 ; portbout[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; N9 ; ; 6 ; VCCPD6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; N10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; N11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; N12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; N13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; N14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; N15 ; 51 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N16 ; 49 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N17 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; N18 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; N19 ; 47 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; N20 ; 45 ; 1 ; clk ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; N21 ; 46 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N22 ; 44 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; P2 ; 227 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P3 ; 225 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P4 ; ; 6 ; VREFB6 ; power ; ; ; -- ; ; -- ; -- ;
; P5 ; 222 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P6 ; 220 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P7 ; 218 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P8 ; 216 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; P10 ; ; 7 ; VCCPD7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; P11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; P12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; P13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; P14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; P15 ; ; 1 ; VCCPD1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; P16 ; 59 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P17 ; 57 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P18 ; 55 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P19 ; 53 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P20 ; 50 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P21 ; 48 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; R1 ; 223 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R2 ; 221 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R3 ; 215 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R4 ; 213 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R5 ; 214 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R6 ; 212 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R7 ; 202 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R8 ; 200 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R9 ; 168 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; R11 ; ; 10 ; VCC_PLL6_OUT ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; R12 ; ; ; VCCA_PLL6 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; R13 ; ; 8 ; VCCPD8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; R14 ; 106 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R15 ; 89 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R16 ; 83 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R17 ; 81 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R18 ; 63 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R19 ; 61 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R20 ; ; 1 ; VREFB1 ; power ; ; ; -- ; ; -- ; -- ;
; R21 ; 54 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R22 ; 52 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T1 ; 219 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T2 ; 217 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T3 ; 207 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T4 ; 205 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T5 ; 210 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T6 ; 208 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T7 ; 186 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T8 ; 172 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T9 ; 170 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T10 ; 156 ; 7 ; pdata[7] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; T11 ; ; ; GNDA_PLL6 ; gnd ; ; ; -- ; ; -- ; -- ;
; T12 ; ; ; GNDA_PLL6 ; gnd ; ; ; -- ; ; -- ; -- ;
; T13 ; 120 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T14 ; 108 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T15 ; 98 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T16 ; 92 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T17 ; 67 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T18 ; 65 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T19 ; 66 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T20 ; 64 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T21 ; 58 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T22 ; 56 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U1 ; 211 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U2 ; 209 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U3 ; ; 6 ; VREFB6 ; power ; ; ; -- ; ; -- ; -- ;
; U4 ; 206 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U5 ; 204 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U6 ; 179 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U7 ; 180 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U8 ; 173 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U9 ; 171 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U10 ; 158 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U11 ; ; ; VCCD_PLL6 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; U12 ; 130 ; 8 ; portcout[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; U13 ; 112 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U14 ; 103 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U15 ; 99 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U16 ; 94 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U17 ; 71 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U18 ; 69 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U19 ; 70 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U20 ; 68 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U21 ; 62 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U22 ; 60 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V1 ; 203 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V2 ; 201 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V3 ; 198 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V4 ; 196 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V5 ; 188 ; 7 ; ^PORSEL ; ; ; ; -- ; ; -- ; -- ;
; V6 ; 185 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V7 ; 175 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V8 ; 166 ; 7 ; pdata[9] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; V9 ; 149 ; 10 ; expaddr[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; V10 ; 165 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V11 ; 132 ; 8 ; pdata[2] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; V12 ; 134 ; 8 ; portain[7] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; V13 ; 114 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V14 ; 105 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V15 ; 97 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V16 ; 93 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V17 ; 90 ; 8 ; ^VCCSEL ; ; ; ; -- ; ; -- ; -- ;
; V18 ; 75 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V19 ; 73 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V20 ; ; 1 ; VREFB1 ; power ; ; ; -- ; ; -- ; -- ;
; V21 ; 74 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V22 ; 72 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W1 ; 199 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W2 ; 197 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W3 ; 194 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W4 ; 192 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W5 ; 182 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W6 ; ; 7 ; VREFB7 ; power ; ; ; -- ; ; -- ; -- ;
; W7 ; 177 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W8 ; ; 7 ; VREFB7 ; power ; ; ; -- ; ; -- ; -- ;
; W9 ; 148 ; 10 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W10 ; 142 ; 7 ; expdin[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; W11 ; 133 ; 8 ; debuginst[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; W12 ; 135 ; 8 ; expdin[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; W13 ; 128 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W14 ; 109 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W15 ; 102 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W16 ; 101 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W17 ; 95 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W18 ; 88 ; 8 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; W19 ; 79 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W20 ; 77 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W21 ; 78 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W22 ; 76 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; Y1 ; 195 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; Y2 ; 193 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; Y3 ; 184 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y4 ; 189 ; 7 ; PLL_ENA ; ; ; ; -- ; ; -- ; -- ;
; Y5 ; 162 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y6 ; 160 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y7 ; 154 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y8 ; 152 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y9 ; 146 ; 10 ; expdin[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; Y10 ; 140 ; 7 ; portcout[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; Y11 ; 143 ; 7 ; debugw[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; Y12 ; 136 ; 8 ; debugw[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; Y13 ; 131 ; 8 ; debuginst[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; Y14 ; 110 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y15 ; 126 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y16 ; 121 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y17 ; 116 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y18 ; 113 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y19 ; ; 8 ; VREFB8 ; power ; ; ; -- ; ; -- ; -- ;
; Y20 ; 91 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y21 ; 82 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; Y22 ; 80 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
+----------+------------+----------+--------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+----------------------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+----------------------------------+-------+------------------------------------+
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
; LVDS ; 0 pF ; 100 Ohm (Differential) ;
; HyperTransport ; 0 pF ; 100 Ohm (Differential) ;
; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
; 3.3-V LVTTL ; 0 pF ; Not Available ;
; 3.3-V LVCMOS ; 0 pF ; Not Available ;
; 2.5 V ; 0 pF ; Not Available ;
; 1.8 V ; 0 pF ; Not Available ;
; 1.5 V ; 0 pF ; Not Available ;
; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; 1.2-V HSTL ; 0 pF ; Not Available ;
; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;
; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
; Differential 1.2-V HSTL ; 0 pF ; Not Available ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+---------------------+-----------+---------------------------+---------------+-------------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------------------------+--------------------+-------------------------------+--------------------------+--------------+
; Compilation Hierarchy Node ; Combinational ALUTs ; ALMs ; Dedicated Logic Registers ; I/O Registers ; Block Memory Bits ; M512s ; M4Ks ; M-RAMs ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; Combinational with no register ; Register-Only ; Combinational with a register ; Full Hierarchy Name ; Library Name ;
; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ALUT/register pair ; ALUT/register pair ; ALUT/register pair ; ; ;
+----------------------------+---------------------+-----------+---------------------------+---------------+-------------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------------------------+--------------------+-------------------------------+--------------------------+--------------+
; |cpu ; 597 (206) ; 594 (141) ; 660 (116) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 113 ; 0 ; 380 (135) ; 443 (44) ; 217 (71) ; |cpu ; work ;
; |alu:alu| ; 54 (54) ; 39 (39) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 47 (47) ; 0 (0) ; 7 (7) ; |cpu|alu:alu ; work ;
; |idec:idec| ; 46 (46) ; 36 (36) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 45 (45) ; 0 (0) ; 1 (1) ; |cpu|idec:idec ; work ;
; |regs:regs| ; 291 (4) ; 411 (4) ; 544 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 153 (4) ; 399 (0) ; 145 (0) ; |cpu|regs:regs ; work ;
; |dram:dram| ; 287 (287) ; 407 (407) ; 544 (544) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 149 (149) ; 399 (399) ; 145 (145) ; |cpu|regs:regs|dram:dram ; work ;
+----------------------------+---------------------+-----------+---------------------------+---------------+-------------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------------------------+--------------------+-------------------------------+--------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+----------------------------------------------------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+----------------+----------+---------------+---------------+-----------------------+-----+------+---------+----------+------------+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ; DQS bus ; NDQS bus ; DQS output ;
+----------------+----------+---------------+---------------+-----------------------+-----+------+---------+----------+------------+
; paddr[0] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; paddr[1] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; paddr[2] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; paddr[3] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; paddr[4] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; paddr[5] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; paddr[6] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; paddr[7] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; paddr[8] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; paddr[9] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; paddr[10] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portbout[0] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portbout[1] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portbout[2] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portbout[3] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portbout[4] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portbout[5] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portbout[6] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portbout[7] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portcout[0] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portcout[1] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portcout[2] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portcout[3] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portcout[4] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portcout[5] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portcout[6] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; portcout[7] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expdout[0] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expdout[1] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expdout[2] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expdout[3] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expdout[4] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expdout[5] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expdout[6] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expdout[7] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expaddr[0] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expaddr[1] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expaddr[2] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expaddr[3] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expaddr[4] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expaddr[5] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expaddr[6] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expread ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expwrite ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugw[0] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugw[1] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugw[2] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugw[3] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugw[4] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugw[5] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugw[6] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugw[7] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[0] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[1] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[2] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[3] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[4] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[5] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[6] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[7] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[8] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[9] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugpc[10] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[0] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[1] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[2] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[3] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[4] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[5] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[6] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[7] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[8] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[9] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[10] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debuginst[11] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugstatus[0] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugstatus[1] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugstatus[2] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugstatus[3] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugstatus[4] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugstatus[5] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugstatus[6] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; debugstatus[7] ; Output ; -- ; -- ; -- ; -- ; 0 ; -- ; -- ; -- ;
; expdin[0] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; expdin[1] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; expdin[4] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; expdin[2] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; expdin[5] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; expdin[3] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; expdin[6] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; expdin[7] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; clk ; Input ; 0 ; 0 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[8] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; reset ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[3] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[4] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[2] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[0] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[1] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[10] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[11] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[7] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[5] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[6] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; pdata[9] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; portain[0] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; portain[1] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; portain[4] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; portain[2] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; portain[5] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; portain[3] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; portain[6] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
; portain[7] ; Input ; 7 ; 7 ; -- ; -- ; -- ; -- ; -- ; -- ;
+----------------+----------+---------------+---------------+-----------------------+-----+------+---------+----------+------------+
+----------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+----------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+----------------------+-------------------+---------+
; expdin[0] ; ; ;
; - sbus[0]~24 ; 1 ; 7 ;
; expdin[1] ; ; ;
; - sbus[1]~27 ; 1 ; 7 ;
; expdin[4] ; ; ;
; - sbus[4]~30 ; 0 ; 7 ;
; expdin[2] ; ; ;
; - sbus[2]~34 ; 0 ; 7 ;
; expdin[5] ; ; ;
; - sbus[5]~37 ; 0 ; 7 ;
; expdin[3] ; ; ;
; - sbus[3]~41 ; 1 ; 7 ;
; expdin[6] ; ; ;
; - sbus[6]~45 ; 1 ; 7 ;
; expdin[7] ; ; ;
; - sbus[7]~49 ; 1 ; 7 ;
; clk ; ; ;
; pdata[8] ; ; ;
; - inst[8] ; 1 ; 7 ;
; reset ; ; ;
; - prescaler[4] ; 1 ; 7 ;
; - prescaler[5] ; 1 ; 7 ;
; - porta[3] ; 1 ; 7 ;
; - prescaler[6] ; 1 ; 7 ;
; - stacklevel[0] ; 1 ; 7 ;
; - prescaler[7] ; 1 ; 7 ;
; - stacklevel[1] ; 1 ; 7 ;
; - porta[7] ; 0 ; 7 ;
; - porta[1] ; 0 ; 7 ;
; - prescaler[3] ; 1 ; 7 ;
; - prescaler[2] ; 1 ; 7 ;
; - porta[6] ; 0 ; 7 ;
; - prescaler[1] ; 1 ; 7 ;
; - prescaler[0] ; 1 ; 7 ;
; - porta[5] ; 0 ; 7 ;
; - porta[0] ; 0 ; 7 ;
; - porta[4] ; 0 ; 7 ;
; - porta[2] ; 0 ; 7 ;
; - fsr[7] ; 0 ; 7 ;
; - fsr[3] ; 0 ; 7 ;
; - fsr[4] ; 0 ; 7 ;
; - fsr[1] ; 0 ; 7 ;
; - fsr[5] ; 0 ; 7 ;
; - fsr[0] ; 0 ; 7 ;
; - fsr[6] ; 0 ; 7 ;
; - fsr[2] ; 0 ; 7 ;
; - portb[7] ; 0 ; 7 ;
; - portb[2] ; 0 ; 7 ;
; - portb[3] ; 0 ; 7 ;
; - portb[1] ; 0 ; 7 ;
; - portb[6] ; 0 ; 7 ;
; - portb[0] ; 0 ; 7 ;
; - portb[4] ; 0 ; 7 ;
; - portb[5] ; 0 ; 7 ;
; - portc[4] ; 0 ; 7 ;
; - portc[3] ; 0 ; 7 ;
; - portc[2] ; 0 ; 7 ;
; - portc[1] ; 0 ; 7 ;
; - portc[0] ; 0 ; 7 ;
; - portc[7] ; 0 ; 7 ;
; - portc[6] ; 0 ; 7 ;
; - portc[5] ; 0 ; 7 ;
; - w[1] ; 1 ; 7 ;
; - w[7] ; 0 ; 7 ;
; - w[2] ; 1 ; 7 ;
; - w[5] ; 0 ; 7 ;
; - w[6] ; 0 ; 7 ;
; - w[4] ; 0 ; 7 ;
; - w[0] ; 1 ; 7 ;
; - w[3] ; 1 ; 7 ;
; - stack1[2] ; 0 ; 7 ;
; - stack1[0] ; 0 ; 7 ;
; - stack1[4] ; 0 ; 7 ;
; - stack1[5] ; 0 ; 7 ;
; - stack1[6] ; 0 ; 7 ;
; - stack1[7] ; 0 ; 7 ;
; - stack1[8] ; 0 ; 7 ;
; - stack1[3] ; 0 ; 7 ;
; - stack1[9] ; 0 ; 7 ;
; - stack1[10] ; 0 ; 7 ;
; - stack1[1] ; 0 ; 7 ;
; - tmr0[1] ; 1 ; 7 ;
; - tmr0[3] ; 1 ; 7 ;
; - tmr0[0] ; 1 ; 7 ;
; - tmr0[5] ; 1 ; 7 ;
; - tmr0[2] ; 1 ; 7 ;
; - tmr0[6] ; 1 ; 7 ;
; - tmr0[4] ; 1 ; 7 ;
; - tmr0[7] ; 1 ; 7 ;
; - status[2] ; 0 ; 7 ;
; - status[0] ; 1 ; 7 ;
; - inst[9]~36 ; 0 ; 7 ;
; - pc~11 ; 0 ; 7 ;
; - stack1[2]~33 ; 1 ; 7 ;
; - stack2[0]~22 ; 0 ; 7 ;
; - w[1]~17 ; 0 ; 7 ;
; - fsr[7]~16 ; 0 ; 7 ;
; - status~19 ; 0 ; 7 ;
; - status[5]~20 ; 1 ; 7 ;
; - status~21 ; 0 ; 7 ;
; - tmr0[1]~93 ; 0 ; 7 ;
; - portc[4]~17 ; 0 ; 7 ;
; - portb[7]~16 ; 0 ; 7 ;
; - status~23 ; 1 ; 7 ;
; - pc~12 ; 0 ; 7 ;
; - status~24 ; 1 ; 7 ;
; - pc~13 ; 0 ; 7 ;
; - pc~14 ; 0 ; 7 ;
; - pc~15 ; 0 ; 7 ;
; - status~25 ; 1 ; 7 ;
; - pc~16 ; 1 ; 7 ;
; - pc~17 ; 0 ; 7 ;
; - status~26 ; 1 ; 7 ;
; - pc~18 ; 0 ; 7 ;
; - pc~19 ; 1 ; 7 ;
; - pc~20 ; 1 ; 7 ;
; - pc~21 ; 1 ; 7 ;
; - option~10 ; 1 ; 7 ;
; - option[5]~11 ; 0 ; 7 ;
; - option~12 ; 1 ; 7 ;
; - option~13 ; 1 ; 7 ;
; - option~14 ; 1 ; 7 ;
; pdata[3] ; ; ;
; - inst[3] ; 1 ; 7 ;
; pdata[4] ; ; ;
; - inst[4] ; 0 ; 7 ;
; pdata[2] ; ; ;
; - inst[2] ; 0 ; 7 ;
; pdata[0] ; ; ;
; - inst[0] ; 1 ; 7 ;
; pdata[1] ; ; ;
; - inst[1] ; 0 ; 7 ;
; pdata[10] ; ; ;
; - inst[10] ; 0 ; 7 ;
; pdata[11] ; ; ;
; - inst[11] ; 1 ; 7 ;
; pdata[7] ; ; ;
; - inst[7] ; 0 ; 7 ;
; pdata[5] ; ; ;
; - inst[5] ; 0 ; 7 ;
; pdata[6] ; ; ;
; - inst[6] ; 1 ; 7 ;
; pdata[9] ; ; ;
; - inst[9] ; 0 ; 7 ;
; portain[0] ; ; ;
; - porta[0] ; 0 ; 7 ;
; portain[1] ; ; ;
; - porta[1] ; 1 ; 7 ;
; portain[4] ; ; ;
; - porta[4] ; 0 ; 7 ;
; portain[2] ; ; ;
; - porta[2] ; 0 ; 7 ;
; portain[5] ; ; ;
; - porta[5] ; 0 ; 7 ;
; portain[3] ; ; ;
; - porta[3] ; 0 ; 7 ;
; portain[6] ; ; ;
; - porta[6] ; 0 ; 7 ;
; portain[7] ; ; ;
; - porta[7] ; 0 ; 7 ;
+----------------------+-------------------+---------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+------------------------------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------------------------------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Equal5~1 ; LCCOMB_X15_Y17_N20 ; 9 ; Sync. load ; no ; -- ; -- ; -- ;
; clk ; PIN_N20 ; 660 ; Clock ; yes ; Global Clock ; GCLK3 ; -- ;
; fsr[7]~16 ; LCCOMB_X15_Y17_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; inst[9]~36 ; LCCOMB_X22_Y17_N28 ; 12 ; Sync. clear ; no ; -- ; -- ; -- ;
; option[5]~11 ; LCCOMB_X19_Y17_N6 ; 5 ; Clock enable ; no ; -- ; -- ; -- ;
; portb[7]~16 ; LCCOMB_X15_Y17_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; portc[4]~17 ; LCCOMB_X15_Y17_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1098 ; LCCOMB_X22_Y13_N6 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1100 ; LCCOMB_X19_Y19_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1102 ; LCCOMB_X25_Y19_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1104 ; LCCOMB_X25_Y19_N4 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1106 ; LCCOMB_X27_Y16_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1108 ; LCCOMB_X15_Y19_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1110 ; LCCOMB_X27_Y16_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1112 ; LCCOMB_X27_Y16_N20 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1114 ; LCCOMB_X26_Y18_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1116 ; LCCOMB_X26_Y18_N30 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1118 ; LCCOMB_X25_Y19_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1120 ; LCCOMB_X15_Y19_N8 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1122 ; LCCOMB_X15_Y19_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1124 ; LCCOMB_X18_Y13_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1126 ; LCCOMB_X26_Y18_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1128 ; LCCOMB_X26_Y18_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1130 ; LCCOMB_X15_Y21_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1132 ; LCCOMB_X18_Y13_N6 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1134 ; LCCOMB_X19_Y13_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1136 ; LCCOMB_X22_Y13_N4 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1138 ; LCCOMB_X22_Y13_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1140 ; LCCOMB_X22_Y13_N28 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1142 ; LCCOMB_X26_Y18_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1144 ; LCCOMB_X18_Y13_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1146 ; LCCOMB_X19_Y13_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1148 ; LCCOMB_X18_Y13_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1150 ; LCCOMB_X26_Y18_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1152 ; LCCOMB_X15_Y21_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1154 ; LCCOMB_X18_Y13_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1156 ; LCCOMB_X19_Y22_N6 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1158 ; LCCOMB_X22_Y22_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1160 ; LCCOMB_X22_Y22_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1161 ; LCCOMB_X26_Y16_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1162 ; LCCOMB_X26_Y16_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1163 ; LCCOMB_X27_Y16_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1164 ; LCCOMB_X27_Y16_N22 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1166 ; LCCOMB_X18_Y13_N20 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1168 ; LCCOMB_X22_Y22_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1170 ; LCCOMB_X21_Y14_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1172 ; LCCOMB_X25_Y14_N22 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1174 ; LCCOMB_X25_Y14_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1176 ; LCCOMB_X15_Y14_N4 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1178 ; LCCOMB_X21_Y14_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1180 ; LCCOMB_X15_Y14_N6 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1182 ; LCCOMB_X15_Y14_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1184 ; LCCOMB_X19_Y13_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1186 ; LCCOMB_X19_Y13_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1188 ; LCCOMB_X18_Y22_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1190 ; LCCOMB_X15_Y14_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1192 ; LCCOMB_X18_Y22_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1194 ; LCCOMB_X18_Y22_N22 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1196 ; LCCOMB_X18_Y13_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1198 ; LCCOMB_X14_Y18_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1200 ; LCCOMB_X14_Y18_N4 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1202 ; LCCOMB_X22_Y22_N10 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1204 ; LCCOMB_X21_Y21_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1206 ; LCCOMB_X14_Y18_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1208 ; LCCOMB_X21_Y21_N8 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1210 ; LCCOMB_X21_Y21_N30 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1212 ; LCCOMB_X18_Y13_N10 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1214 ; LCCOMB_X18_Y13_N22 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1216 ; LCCOMB_X18_Y13_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1218 ; LCCOMB_X15_Y14_N20 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1220 ; LCCOMB_X14_Y18_N20 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1222 ; LCCOMB_X25_Y15_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1224 ; LCCOMB_X25_Y15_N10 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1226 ; LCCOMB_X25_Y15_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; regs:regs|dram:dram|mem~1228 ; LCCOMB_X25_Y15_N20 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; reset ; PIN_K7 ; 102 ; Sync. clear ; no ; -- ; -- ; -- ;
; stack1[2]~33 ; LCCOMB_X25_Y20_N14 ; 11 ; Clock enable ; no ; -- ; -- ; -- ;
; stack2[0]~22 ; LCCOMB_X25_Y20_N12 ; 11 ; Clock enable ; no ; -- ; -- ; -- ;
; status[5]~20 ; LCCOMB_X26_Y20_N22 ; 6 ; Clock enable ; no ; -- ; -- ; -- ;
; tmr0[1]~93 ; LCCOMB_X15_Y17_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; w[1]~21 ; LCCOMB_X23_Y15_N8 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
+------------------------------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; clk ; PIN_N20 ; 660 ; Global Clock ; GCLK3 ; -- ;
+------+----------+---------+----------------------+------------------+---------------------------+
+----------------------------------------+
; Non-Global High Fan-Out Signals ;
+------------------------------+---------+
; Name ; Fan-Out ;
+------------------------------+---------+