VHDL 源码搜索结果, 第43页, Verysource

VHDL.zip A Full adder using half adder unit in vhdl
VHDL.rar 用VHDL编写的数字时钟，数码管显示时钟，已经通过编译
uart(VHDL).rar UART的VHDL实现，非常经典，希望对大家有用
VHDL.rar 用VHDL语言设计七段显示译码器用VHDL语言设计七段显示译码器
vhdl.rar 抢答器的vhdl设计设计任务：（1）设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。（2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的 ... 。扩展功能：（5）设置一个计分电路，每组开始预制100分，由主持人计分，答对一次加10分，答错一次减10分。计要求：（1）采用VHDL语言编写程序，并在QUARTUS II平台中进行仿真，下载到EDA实验箱进行验证。（2）编写设计报告，要求包括方案选择、程序清单、调试过程、测试结果及心得体会。 ...
vhdl.rar toturial of vhdl
multiplier-accumulator(vhdl).rar 用VHDL语言描述和实现乘法累加器设计,4位的被乘数X和4位的乘数Y输入后，暂存在寄存器4位的寄存器A和B中，寄存器A和B的输出首先相乘，得到8位乘积，该乘积再与8位寄存器C的输出相加，相加结果保存在寄存器C中。寄存器C的输出也是系统输出Z。(原创，里面有乘法部分和累加部分可以单独提出来，很好用)
vhdl.rar 使用 VHDL 描述计数器的设计、综合、仿真的全过程,很好用
Digital.Logic.And.Microprocessor.Design.With.VHDL Digital Logic And Microprocessor Design With VHDL
vhdl-tutorial.rar VHDL Tutorial, it describes the modeling language VHDL. VHDL includes facilities for describing logical structure and function of digital systems at a number of levels of abstraction, from system level down to the gate level. It is intended, among ...

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