state 源码搜索结果, 第10页, Verysource

Finite-state-automata-Uncomment.zip 关于使用有限状态自动机将程序的注释去除（不含print中的注释~）
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STATE-CHECK.rar 设计一个有限状态机，用以检测输入序列“1110010”
verilog-state-machine.rar 使用VerilogHDL语言的小教程。用三段式方法编写状态机。有清晰详细的注释。
how-to-write-state-machine.rar FPGA状态机设计中的问题，怎样写好三段式状态机，对于FPGA设计者很好的资料
Many-clock-and-steady-state-analysis.rar 由于多个时钟的情况下会有亚稳态的情况，本文研究了亚稳态的情形以及其解决方法
The-state-machine-sequence-detector.rar 状态机实现序列检测器。设计一个一个左移移位寄存器，用硬件设备上的两个拔码开关，预置一个8位二进制数作为待检测码，随着时钟逐步输入序列检测器，8个脉冲后检测器输出结果。
Finite-State-Machines.rar 状态机，FPGA实验alter DE2开发板自带光盘的案例教程编程解析
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