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I8253f.tan.rpt：源码内容

Classic Timing Analyzer report for I8253f
Mon Apr 19 14:44:03 2010
Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'WR'
6. Clock Setup: 'RD'
7. Clock Setup: 'A1'
8. Clock Setup: 'A0'
9. Clock Setup: 'CS'
10. Clock Setup: 'clk0'
11. Clock Setup: 'gate0'
12. Clock Setup: 'clk1'
13. Clock Setup: 'gate1'
14. Clock Setup: 'clk2'
15. Clock Setup: 'gate2'
16. Clock Hold: 'WR'
17. Clock Hold: 'RD'
18. Clock Hold: 'A1'
19. Clock Hold: 'A0'
20. Clock Hold: 'CS'
21. Clock Hold: 'clk0'
22. tsu
23. tco
24. th
25. Timing Analyzer Messages
----------------
; Legal Notice ;
----------------
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and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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programming logic devices manufactured by Altera and sold by
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+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+------------------------------------------+---------------+------------------------------------------------+------------------+--------------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+------------------------------------------+---------------+------------------------------------------------+------------------+--------------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 4.878 ns ; datain[2] ; cmd[2] ; -- ; A1 ; 0 ;
; Worst-case tco ; N/A ; None ; 14.082 ns ; dataout[1]$latch ; dataout[1] ; RD ; -- ; 0 ;
; Worst-case th ; N/A ; None ; 4.912 ns ; WR ; wover0 ; -- ; RD ; 0 ;
; Clock Setup: 'WR' ; N/A ; None ; 67.66 MHz ( period = 14.780 ns ) ; wover2 ; wreset2 ; WR ; WR ; 0 ;
; Clock Setup: 'RD' ; N/A ; None ; 68.90 MHz ( period = 14.514 ns ) ; wover2 ; wreset2 ; RD ; RD ; 0 ;
; Clock Setup: 'CS' ; N/A ; None ; 69.75 MHz ( period = 14.336 ns ) ; wover2 ; wreset2 ; CS ; CS ; 0 ;
; Clock Setup: 'A0' ; N/A ; None ; 71.92 MHz ( period = 13.904 ns ) ; wover2 ; wreset2 ; A0 ; A0 ; 0 ;
; Clock Setup: 'A1' ; N/A ; None ; 73.34 MHz ( period = 13.636 ns ) ; wover2 ; wreset2 ; A1 ; A1 ; 0 ;
; Clock Setup: 'clk2' ; N/A ; None ; 318.67 MHz ( period = 3.138 ns ) ; cnt2[13] ; cnt2[2] ; clk2 ; clk2 ; 0 ;
; Clock Setup: 'clk0' ; N/A ; None ; 343.88 MHz ( period = 2.908 ns ) ; cnt0[13]~reg0 ; cnt0[4]~reg0 ; clk0 ; clk0 ; 0 ;
; Clock Setup: 'clk1' ; N/A ; None ; 368.19 MHz ( period = 2.716 ns ) ; cnt1[10] ; cnt1[8] ; clk1 ; clk1 ; 0 ;
; Clock Setup: 'gate2' ; N/A ; None ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; edge2 ; edge2 ; gate2 ; gate2 ; 0 ;
; Clock Setup: 'gate1' ; N/A ; None ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; edge1 ; edge1 ; gate1 ; gate1 ; 0 ;
; Clock Setup: 'gate0' ; N/A ; None ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; edge0 ; edge0 ; gate0 ; gate0 ; 0 ;
; Clock Hold: 'WR' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; write2 ; wover2 ; WR ; WR ; 189 ;
; Clock Hold: 'RD' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; write1 ; wover1 ; RD ; RD ; 188 ;
; Clock Hold: 'CS' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; write2 ; wover2 ; CS ; CS ; 185 ;
; Clock Hold: 'A1' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; cmd1[5] ; set1[9] ; A1 ; A1 ; 185 ;
; Clock Hold: 'A0' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; cmd1[5] ; set1[9] ; A0 ; A0 ; 184 ;
; Clock Hold: 'clk0' ; Not operational: Clock Skew > Data Delay ; None ; N/A ; cnt0[13]~reg0 ; buffer[13] ; clk0 ; clk0 ; 16 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 947 ;
+------------------------------+------------------------------------------+---------------+------------------------------------------------+------------------+--------------+------------+----------+--------------+
+---------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP2S15F484C3 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Perform Multicorner Analysis ; On ; ; ; ;
; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; WR ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; RD ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; A1 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; A0 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; CS ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; clk0 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; gate0 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; clk1 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; gate1 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; clk2 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; gate2 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'WR' ;
+-------+------------------------------------------------+----------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+----------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 67.66 MHz ( period = 14.780 ns ) ; wover2 ; wreset2 ; WR ; WR ; None ; None ; 0.646 ns ;
; N/A ; 76.29 MHz ( period = 13.108 ns ) ; set2[14] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 3.289 ns ;
; N/A ; 76.44 MHz ( period = 13.082 ns ) ; wover0 ; wreset0 ; WR ; WR ; None ; None ; 0.500 ns ;
; N/A ; 76.75 MHz ( period = 13.030 ns ) ; set2[10] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 3.275 ns ;
; N/A ; 77.80 MHz ( period = 12.854 ns ) ; set0[9] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.261 ns ;
; N/A ; 78.19 MHz ( period = 12.790 ns ) ; set2[12] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 3.126 ns ;
; N/A ; 79.50 MHz ( period = 12.578 ns ) ; set2[11] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 3.049 ns ;
; N/A ; 79.61 MHz ( period = 12.562 ns ) ; set2[13] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 3.016 ns ;
; N/A ; 79.87 MHz ( period = 12.520 ns ) ; set0[10] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.098 ns ;
; N/A ; 80.13 MHz ( period = 12.480 ns ) ; set0[8] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.265 ns ;
; N/A ; 80.37 MHz ( period = 12.442 ns ) ; set0[11] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.065 ns ;
; N/A ; 81.42 MHz ( period = 12.282 ns ) ; set2[0] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 3.818 ns ;
; N/A ; 82.22 MHz ( period = 12.162 ns ) ; set0[3] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.916 ns ;
; N/A ; 84.15 MHz ( period = 11.884 ns ) ; set0[4] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.601 ns ;
; N/A ; 84.65 MHz ( period = 11.814 ns ) ; set2[1] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 3.419 ns ;
; N/A ; 84.67 MHz ( period = 11.810 ns ) ; set1[10] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.672 ns ;
; N/A ; 85.08 MHz ( period = 11.754 ns ) ; set1[13] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.802 ns ;
; N/A ; 85.97 MHz ( period = 11.632 ns ) ; set0[1] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.663 ns ;
; N/A ; 86.25 MHz ( period = 11.594 ns ) ; set1[8] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.564 ns ;
; N/A ; 86.58 MHz ( period = 11.550 ns ) ; set0[2] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.622 ns ;
; N/A ; 87.63 MHz ( period = 11.412 ns ) ; set1[7] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.403 ns ;
; N/A ; 87.64 MHz ( period = 11.410 ns ) ; set0[5] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.362 ns ;
; N/A ; 87.72 MHz ( period = 11.400 ns ) ; set0[6] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.351 ns ;
; N/A ; 88.07 MHz ( period = 11.354 ns ) ; set1[6] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.370 ns ;
; N/A ; 88.86 MHz ( period = 11.254 ns ) ; set1[11] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.584 ns ;
; N/A ; 89.06 MHz ( period = 11.228 ns ) ; set1[12] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.540 ns ;
; N/A ; 89.90 MHz ( period = 11.124 ns ) ; set2[8] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 2.487 ns ;
; N/A ; 89.93 MHz ( period = 11.120 ns ) ; set1[9] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.299 ns ;
; N/A ; 91.14 MHz ( period = 10.972 ns ) ; set1[1] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.190 ns ;
; N/A ; 91.27 MHz ( period = 10.956 ns ) ; set1[14] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.403 ns ;
; N/A ; 91.51 MHz ( period = 10.928 ns ) ; set1[5] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.157 ns ;
; N/A ; 91.51 MHz ( period = 10.928 ns ) ; set2[9] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 2.405 ns ;
; N/A ; 91.71 MHz ( period = 10.904 ns ) ; set0[7] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 3.301 ns ;
; N/A ; 97.01 MHz ( period = 10.308 ns ) ; set1[0] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 1.854 ns ;
; N/A ; 99.76 MHz ( period = 10.024 ns ) ; set1[2] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 1.713 ns ;
; N/A ; 100.34 MHz ( period = 9.966 ns ) ; set2[5] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 2.484 ns ;
; N/A ; 101.03 MHz ( period = 9.898 ns ) ; set2[6] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 2.453 ns ;
; N/A ; 101.61 MHz ( period = 9.842 ns ) ; wover1 ; wreset1 ; WR ; WR ; None ; None ; 0.574 ns ;
; N/A ; 104.76 MHz ( period = 9.546 ns ) ; cmd1[1] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.828 ns ;
; N/A ; 105.64 MHz ( period = 9.466 ns ) ; set2[7] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 2.415 ns ;
; N/A ; 107.87 MHz ( period = 9.270 ns ) ; set2[3] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 2.311 ns ;
; N/A ; 108.18 MHz ( period = 9.244 ns ) ; set1[3] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 1.510 ns ;
; N/A ; 108.93 MHz ( period = 9.180 ns ) ; set2[4] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 2.183 ns ;
; N/A ; 111.91 MHz ( period = 8.936 ns ) ; set2[2] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 2.144 ns ;
; N/A ; 112.74 MHz ( period = 8.870 ns ) ; cmd2[1] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 3.997 ns ;
; N/A ; 113.69 MHz ( period = 8.796 ns ) ; set1[4] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 1.286 ns ;
; N/A ; 133.08 MHz ( period = 7.514 ns ) ; cmd0[1] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 2.061 ns ;
; N/A ; 168.69 MHz ( period = 5.928 ns ) ; cmd2[3] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 4.101 ns ;
; N/A ; 170.07 MHz ( period = 5.880 ns ) ; cmd1[3] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 3.246 ns ;
; N/A ; 170.82 MHz ( period = 5.854 ns ) ; cmd1[2] ; reg1 ; WR ; WR ; None ; None ; 1.844 ns ;
; N/A ; 181.69 MHz ( period = 5.504 ns ) ; cmd1[2] ; clk_out[1]$latch ; WR ; WR ; None ; None ; 2.799 ns ;
; N/A ; 196.39 MHz ( period = 5.092 ns ) ; cmd2[2] ; clk_out[2]$latch ; WR ; WR ; None ; None ; 3.679 ns ;
; N/A ; 303.77 MHz ( period = 3.292 ns ) ; cmd1[3] ; reg1 ; WR ; WR ; None ; None ; 0.822 ns ;
; N/A ; 343.17 MHz ( period = 2.914 ns ) ; cmd0[3] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 2.813 ns ;
; N/A ; 347.58 MHz ( period = 2.877 ns ) ; cmd0[5] ; wover0 ; WR ; WR ; None ; None ; 1.409 ns ;
; N/A ; 373.97 MHz ( period = 2.674 ns ) ; cmd0[2] ; clk_out[0]$latch ; WR ; WR ; None ; None ; 2.683 ns ;
; N/A ; 388.50 MHz ( period = 2.574 ns ) ; cmd2[4] ; wover2 ; WR ; WR ; None ; None ; 1.478 ns ;
; N/A ; 408.66 MHz ( period = 2.447 ns ) ; cmd0[4] ; wover0 ; WR ; WR ; None ; None ; 0.984 ns ;
; N/A ; 409.33 MHz ( period = 2.443 ns ) ; wlh2[0] ; wlh2[1] ; WR ; WR ; None ; None ; 0.628 ns ;
; N/A ; 418.24 MHz ( period = 2.391 ns ) ; cmd2[5] ; wover2 ; WR ; WR ; None ; None ; 1.217 ns ;
; N/A ; 434.22 MHz ( period = 2.303 ns ) ; wlh2[0] ; wlh2[0] ; WR ; WR ; None ; None ; 0.488 ns ;
; N/A ; 434.22 MHz ( period = 2.303 ns ) ; wlh2[1] ; wlh2[1] ; WR ; WR ; None ; None ; 0.488 ns ;
; N/A ; 457.67 MHz ( period = 2.185 ns ) ; lock[10] ; dataout[2]$latch ; WR ; WR ; None ; None ; 1.214 ns ;
; N/A ; 458.72 MHz ( period = 2.180 ns ) ; lock[0] ; dataout[0]$latch ; WR ; WR ; None ; None ; 1.207 ns ;
; N/A ; 480.31 MHz ( period = 2.082 ns ) ; write2 ; wover2 ; WR ; WR ; None ; None ; 1.358 ns ;
; N/A ; 490.68 MHz ( period = 2.038 ns ) ; lock[1] ; dataout[1]$latch ; WR ; WR ; None ; None ; 1.333 ns ;
; N/A ; 493.10 MHz ( period = 2.028 ns ) ; wlh1[0] ; wlh1[1] ; WR ; WR ; None ; None ; 0.514 ns ;
; N/A ; 496.03 MHz ( period = 2.016 ns ) ; lock[11] ; dataout[3]$latch ; WR ; WR ; None ; None ; 1.189 ns ;
; N/A ; 499.50 MHz ( period = 2.002 ns ) ; reg1 ; reg1 ; WR ; WR ; None ; None ; 0.488 ns ;
; N/A ; 499.50 MHz ( period = 2.002 ns ) ; wlh1[1] ; wlh1[1] ; WR ; WR ; None ; None ; 0.488 ns ;
; N/A ; 499.50 MHz ( period = 2.002 ns ) ; wlh1[0] ; wlh1[0] ; WR ; WR ; None ; None ; 0.488 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[8] ; dataout[0]$latch ; WR ; WR ; None ; None ; 1.028 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[9] ; dataout[1]$latch ; WR ; WR ; None ; None ; 1.453 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[2] ; dataout[2]$latch ; WR ; WR ; None ; None ; 1.009 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[7] ; dataout[7]$latch ; WR ; WR ; None ; None ; 1.218 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[3] ; dataout[3]$latch ; WR ; WR ; None ; None ; 1.073 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[6] ; dataout[6]$latch ; WR ; WR ; None ; None ; 0.964 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[13] ; dataout[5]$latch ; WR ; WR ; None ; None ; 1.257 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; set1[15] ; WR ; WR ; None ; None ; 2.774 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[14] ; dataout[6]$latch ; WR ; WR ; None ; None ; 1.085 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[15] ; dataout[7]$latch ; WR ; WR ; None ; None ; 1.036 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[12] ; dataout[4]$latch ; WR ; WR ; None ; None ; 1.079 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; set2[12] ; WR ; WR ; None ; None ; 1.970 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[4] ; dataout[4]$latch ; WR ; WR ; None ; None ; 1.003 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; set2[9] ; WR ; WR ; None ; None ; 1.919 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[5] ; dataout[5]$latch ; WR ; WR ; None ; None ; 0.927 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; set2[8] ; WR ; WR ; None ; None ; 1.708 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; dataout[0]$latch ; WR ; WR ; None ; None ; 2.585 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; set2[15] ; WR ; WR ; None ; None ; 1.678 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; dataout[2]$latch ; WR ; WR ; None ; None ; 2.585 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; set2[13] ; WR ; WR ; None ; None ; 1.865 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; dataout[7]$latch ; WR ; WR ; None ; None ; 2.772 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; dataout[0]$latch ; WR ; WR ; None ; None ; 2.732 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; dataout[2]$latch ; WR ; WR ; None ; None ; 2.732 ns ;
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; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; set0[11] ; WR ; WR ; None ; None ; 1.339 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; wover1 ; WR ; WR ; None ; None ; 1.476 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; dataout[4]$latch ; WR ; WR ; None ; None ; 2.329 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[3] ; cmd2[3] ; WR ; WR ; None ; None ; 1.038 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[3] ; cmd0[3] ; WR ; WR ; None ; None ; 0.850 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[5] ; cmd0[5] ; WR ; WR ; None ; None ; 1.051 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; wlh0[0] ; wlh0[0] ; WR ; WR ; None ; None ; 0.488 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; wlh0[1] ; wlh0[1] ; WR ; WR ; None ; None ; 0.488 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[7]$latch ; WR ; WR ; None ; None ; 3.557 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[3] ; cmd1[3] ; WR ; WR ; None ; None ; 1.387 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; wover1 ; WR ; WR ; None ; None ; 1.304 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; set0[12] ; WR ; WR ; None ; None ; 1.317 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; dataout[4]$latch ; WR ; WR ; None ; None ; 2.476 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read1 ; dataout[5]$latch ; WR ; WR ; None ; None ; 3.548 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[4] ; dataout[4]$latch ; WR ; WR ; None ; None ; 2.263 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; dataout[4]$latch ; WR ; WR ; None ; None ; 2.493 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[1]$latch ; WR ; WR ; None ; None ; 3.501 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[0]$latch ; WR ; WR ; None ; None ; 1.979 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[2]$latch ; WR ; WR ; None ; None ; 1.979 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[6]$latch ; WR ; WR ; None ; None ; 3.345 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; set1[8] ; WR ; WR ; None ; None ; 1.727 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read1 ; dataout[3]$latch ; WR ; WR ; None ; None ; 3.504 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; set1[11] ; WR ; WR ; None ; None ; 1.491 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[2] ; cmd1[2] ; WR ; WR ; None ; None ; 1.840 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[7]$latch ; WR ; WR ; None ; None ; 2.166 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[5] ; cmd2[5] ; WR ; WR ; None ; None ; 1.070 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[1]$latch ; WR ; WR ; None ; None ; 2.110 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[6]$latch ; WR ; WR ; None ; None ; 1.954 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[5]$latch ; WR ; WR ; None ; None ; 3.382 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[4] ; cmd1[4] ; WR ; WR ; None ; None ; 0.501 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[5]$latch ; WR ; WR ; None ; None ; 1.991 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[3]$latch ; WR ; WR ; None ; None ; 1.947 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[2] ; cmd2[2] ; WR ; WR ; None ; None ; 0.871 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[3]$latch ; WR ; WR ; None ; None ; 3.338 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; set1[9] ; WR ; WR ; None ; None ; 1.349 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read1 ; dataout[4]$latch ; WR ; WR ; None ; None ; 3.280 ns ;
+-------+------------------------------------------------+----------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'RD' ;
+-------+------------------------------------------------+----------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+----------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 68.90 MHz ( period = 14.514 ns ) ; wover2 ; wreset2 ; RD ; RD ; None ; None ; 0.646 ns ;
; N/A ; 76.29 MHz ( period = 13.108 ns ) ; set2[14] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 3.289 ns ;
; N/A ; 76.75 MHz ( period = 13.030 ns ) ; set2[10] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 3.275 ns ;
; N/A ; 77.70 MHz ( period = 12.870 ns ) ; wover0 ; wreset0 ; RD ; RD ; None ; None ; 0.500 ns ;
; N/A ; 77.80 MHz ( period = 12.854 ns ) ; set0[9] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.261 ns ;
; N/A ; 78.19 MHz ( period = 12.790 ns ) ; set2[12] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 3.126 ns ;
; N/A ; 79.50 MHz ( period = 12.578 ns ) ; set2[11] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 3.049 ns ;
; N/A ; 79.61 MHz ( period = 12.562 ns ) ; set2[13] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 3.016 ns ;
; N/A ; 79.87 MHz ( period = 12.520 ns ) ; set0[10] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.098 ns ;
; N/A ; 80.13 MHz ( period = 12.480 ns ) ; set0[8] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.265 ns ;
; N/A ; 80.37 MHz ( period = 12.442 ns ) ; set0[11] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.065 ns ;
; N/A ; 81.42 MHz ( period = 12.282 ns ) ; set2[0] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 3.818 ns ;
; N/A ; 82.22 MHz ( period = 12.162 ns ) ; set0[3] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.916 ns ;
; N/A ; 84.15 MHz ( period = 11.884 ns ) ; set0[4] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.601 ns ;
; N/A ; 84.65 MHz ( period = 11.814 ns ) ; set2[1] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 3.419 ns ;
; N/A ; 84.67 MHz ( period = 11.810 ns ) ; set1[10] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.672 ns ;
; N/A ; 85.08 MHz ( period = 11.754 ns ) ; set1[13] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.802 ns ;
; N/A ; 85.97 MHz ( period = 11.632 ns ) ; set0[1] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.663 ns ;
; N/A ; 86.25 MHz ( period = 11.594 ns ) ; set1[8] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.564 ns ;
; N/A ; 86.58 MHz ( period = 11.550 ns ) ; set0[2] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.622 ns ;
; N/A ; 87.63 MHz ( period = 11.412 ns ) ; set1[7] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.403 ns ;
; N/A ; 87.64 MHz ( period = 11.410 ns ) ; set0[5] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.362 ns ;
; N/A ; 87.72 MHz ( period = 11.400 ns ) ; set0[6] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.351 ns ;
; N/A ; 88.07 MHz ( period = 11.354 ns ) ; set1[6] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.370 ns ;
; N/A ; 88.86 MHz ( period = 11.254 ns ) ; set1[11] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.584 ns ;
; N/A ; 89.06 MHz ( period = 11.228 ns ) ; set1[12] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.540 ns ;
; N/A ; 89.90 MHz ( period = 11.124 ns ) ; set2[8] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 2.487 ns ;
; N/A ; 89.93 MHz ( period = 11.120 ns ) ; set1[9] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.299 ns ;
; N/A ; 91.14 MHz ( period = 10.972 ns ) ; set1[1] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.190 ns ;
; N/A ; 91.27 MHz ( period = 10.956 ns ) ; set1[14] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.403 ns ;
; N/A ; 91.51 MHz ( period = 10.928 ns ) ; set1[5] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.157 ns ;
; N/A ; 91.51 MHz ( period = 10.928 ns ) ; set2[9] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 2.405 ns ;
; N/A ; 91.71 MHz ( period = 10.904 ns ) ; set0[7] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 3.301 ns ;
; N/A ; 97.01 MHz ( period = 10.308 ns ) ; set1[0] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 1.854 ns ;
; N/A ; 99.44 MHz ( period = 10.056 ns ) ; wover1 ; wreset1 ; RD ; RD ; None ; None ; 0.574 ns ;
; N/A ; 99.76 MHz ( period = 10.024 ns ) ; set1[2] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 1.713 ns ;
; N/A ; 100.34 MHz ( period = 9.966 ns ) ; set2[5] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 2.484 ns ;
; N/A ; 101.03 MHz ( period = 9.898 ns ) ; set2[6] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 2.453 ns ;
; N/A ; 104.76 MHz ( period = 9.546 ns ) ; cmd1[1] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.828 ns ;
; N/A ; 105.64 MHz ( period = 9.466 ns ) ; set2[7] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 2.415 ns ;
; N/A ; 107.87 MHz ( period = 9.270 ns ) ; set2[3] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 2.311 ns ;
; N/A ; 108.18 MHz ( period = 9.244 ns ) ; set1[3] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 1.510 ns ;
; N/A ; 108.93 MHz ( period = 9.180 ns ) ; set2[4] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 2.183 ns ;
; N/A ; 111.91 MHz ( period = 8.936 ns ) ; set2[2] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 2.144 ns ;
; N/A ; 112.74 MHz ( period = 8.870 ns ) ; cmd2[1] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 3.997 ns ;
; N/A ; 113.69 MHz ( period = 8.796 ns ) ; set1[4] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 1.286 ns ;
; N/A ; 133.08 MHz ( period = 7.514 ns ) ; cmd0[1] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 2.061 ns ;
; N/A ; 164.80 MHz ( period = 6.068 ns ) ; cmd1[2] ; reg1 ; RD ; RD ; None ; None ; 1.844 ns ;
; N/A ; 168.69 MHz ( period = 5.928 ns ) ; cmd2[3] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 4.101 ns ;
; N/A ; 170.07 MHz ( period = 5.880 ns ) ; cmd1[3] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 3.246 ns ;
; N/A ; 181.69 MHz ( period = 5.504 ns ) ; cmd1[2] ; clk_out[1]$latch ; RD ; RD ; None ; None ; 2.799 ns ;
; N/A ; 196.39 MHz ( period = 5.092 ns ) ; cmd2[2] ; clk_out[2]$latch ; RD ; RD ; None ; None ; 3.679 ns ;
; N/A ; 285.23 MHz ( period = 3.506 ns ) ; cmd1[3] ; reg1 ; RD ; RD ; None ; None ; 0.822 ns ;
; N/A ; 343.17 MHz ( period = 2.914 ns ) ; cmd0[3] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 2.813 ns ;
; N/A ; 360.88 MHz ( period = 2.771 ns ) ; cmd0[5] ; wover0 ; RD ; RD ; None ; None ; 1.409 ns ;
; N/A ; 373.97 MHz ( period = 2.674 ns ) ; cmd0[2] ; clk_out[0]$latch ; RD ; RD ; None ; None ; 2.683 ns ;
; N/A ; 409.67 MHz ( period = 2.441 ns ) ; cmd2[4] ; wover2 ; RD ; RD ; None ; None ; 1.478 ns ;
; N/A ; 427.17 MHz ( period = 2.341 ns ) ; cmd0[4] ; wover0 ; RD ; RD ; None ; None ; 0.984 ns ;
; N/A ; 432.90 MHz ( period = 2.310 ns ) ; wlh2[0] ; wlh2[1] ; RD ; RD ; None ; None ; 0.628 ns ;
; N/A ; 442.87 MHz ( period = 2.258 ns ) ; cmd2[5] ; wover2 ; RD ; RD ; None ; None ; 1.217 ns ;
; N/A ; 460.83 MHz ( period = 2.170 ns ) ; wlh2[0] ; wlh2[0] ; RD ; RD ; None ; None ; 0.488 ns ;
; N/A ; 460.83 MHz ( period = 2.170 ns ) ; wlh2[1] ; wlh2[1] ; RD ; RD ; None ; None ; 0.488 ns ;
; N/A ; 468.38 MHz ( period = 2.135 ns ) ; wlh1[0] ; wlh1[1] ; RD ; RD ; None ; None ; 0.514 ns ;
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; N/A ; 474.16 MHz ( period = 2.109 ns ) ; wlh1[0] ; wlh1[0] ; RD ; RD ; None ; None ; 0.488 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[1] ; dataout[1]$latch ; RD ; RD ; None ; None ; 1.333 ns ;
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; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; lock[5] ; dataout[5]$latch ; RD ; RD ; None ; None ; 0.927 ns ;
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; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; dataout[2]$latch ; RD ; RD ; None ; None ; 2.585 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; set2[8] ; RD ; RD ; None ; None ; 1.708 ns ;
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; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; dataout[1]$latch ; RD ; RD ; None ; None ; 2.716 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[4] ; dataout[0]$latch ; RD ; RD ; None ; None ; 2.519 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; dataout[0]$latch ; RD ; RD ; None ; None ; 2.749 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[4] ; dataout[2]$latch ; RD ; RD ; None ; None ; 2.519 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; dataout[2]$latch ; RD ; RD ; None ; None ; 2.749 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; dataout[6]$latch ; RD ; RD ; None ; None ; 2.560 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; set1[13] ; RD ; RD ; None ; None ; 2.048 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; set0[10] ; RD ; RD ; None ; None ; 1.948 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; set0[8] ; RD ; RD ; None ; None ; 1.823 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; dataout[7]$latch ; RD ; RD ; None ; None ; 2.919 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[4] ; dataout[7]$latch ; RD ; RD ; None ; None ; 2.706 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; set1[14] ; RD ; RD ; None ; None ; 1.949 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read1 ; dataout[0]$latch ; RD ; RD ; None ; None ; 3.536 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; dataout[7]$latch ; RD ; RD ; None ; None ; 2.936 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read1 ; dataout[2]$latch ; RD ; RD ; None ; None ; 3.536 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; dataout[1]$latch ; RD ; RD ; None ; None ; 2.863 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; dataout[5]$latch ; RD ; RD ; None ; None ; 2.597 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[4] ; dataout[1]$latch ; RD ; RD ; None ; None ; 2.650 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; dataout[1]$latch ; RD ; RD ; None ; None ; 2.880 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; dataout[6]$latch ; RD ; RD ; None ; None ; 2.707 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[4] ; cmd2[4] ; RD ; RD ; None ; None ; 1.477 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[4] ; dataout[6]$latch ; RD ; RD ; None ; None ; 2.494 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; dataout[6]$latch ; RD ; RD ; None ; None ; 2.724 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; wlh0[0] ; wlh0[1] ; RD ; RD ; None ; None ; 0.765 ns ;
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; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; set0[9] ; RD ; RD ; None ; None ; 1.662 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; dataout[3]$latch ; RD ; RD ; None ; None ; 2.553 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; set1[10] ; RD ; RD ; None ; None ; 1.861 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; set2[14] ; RD ; RD ; None ; None ; 1.429 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; wover1 ; RD ; RD ; None ; None ; 1.476 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; dataout[5]$latch ; RD ; RD ; None ; None ; 2.744 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[4] ; cmd0[4] ; RD ; RD ; None ; None ; 1.037 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; set2[11] ; RD ; RD ; None ; None ; 1.528 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[4] ; dataout[5]$latch ; RD ; RD ; None ; None ; 2.531 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; dataout[5]$latch ; RD ; RD ; None ; None ; 2.761 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read1 ; dataout[7]$latch ; RD ; RD ; None ; None ; 3.723 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[5] ; cmd1[5] ; RD ; RD ; None ; None ; 0.932 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; set0[14] ; RD ; RD ; None ; None ; 1.485 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; set0[13] ; RD ; RD ; None ; None ; 1.525 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; dataout[3]$latch ; RD ; RD ; None ; None ; 2.700 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[4] ; dataout[3]$latch ; RD ; RD ; None ; None ; 2.487 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; dataout[3]$latch ; RD ; RD ; None ; None ; 2.717 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read1 ; dataout[1]$latch ; RD ; RD ; None ; None ; 3.667 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[3] ; cmd2[3] ; RD ; RD ; None ; None ; 1.038 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; wover1 ; RD ; RD ; None ; None ; 1.304 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read1 ; dataout[6]$latch ; RD ; RD ; None ; None ; 3.511 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[3] ; cmd0[3] ; RD ; RD ; None ; None ; 0.850 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[0]$latch ; RD ; RD ; None ; None ; 3.370 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[5] ; cmd0[5] ; RD ; RD ; None ; None ; 1.051 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[2]$latch ; RD ; RD ; None ; None ; 3.370 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; dataout[4]$latch ; RD ; RD ; None ; None ; 2.329 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[5] ; set2[10] ; RD ; RD ; None ; None ; 1.366 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; set0[11] ; RD ; RD ; None ; None ; 1.339 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; wlh0[0] ; wlh0[0] ; RD ; RD ; None ; None ; 0.488 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; wlh0[1] ; wlh0[1] ; RD ; RD ; None ; None ; 0.488 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[3] ; cmd1[3] ; RD ; RD ; None ; None ; 1.387 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; set1[8] ; RD ; RD ; None ; None ; 1.727 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; set1[11] ; RD ; RD ; None ; None ; 1.491 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; dataout[4]$latch ; RD ; RD ; None ; None ; 2.476 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd2[4] ; dataout[4]$latch ; RD ; RD ; None ; None ; 2.263 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[4] ; dataout[4]$latch ; RD ; RD ; None ; None ; 2.493 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; set0[12] ; RD ; RD ; None ; None ; 1.317 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[7]$latch ; RD ; RD ; None ; None ; 3.557 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read1 ; dataout[5]$latch ; RD ; RD ; None ; None ; 3.548 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[0]$latch ; RD ; RD ; None ; None ; 1.979 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[2]$latch ; RD ; RD ; None ; None ; 1.979 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[2] ; cmd1[2] ; RD ; RD ; None ; None ; 1.840 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[5] ; cmd2[5] ; RD ; RD ; None ; None ; 1.070 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[1]$latch ; RD ; RD ; None ; None ; 3.501 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[6]$latch ; RD ; RD ; None ; None ; 3.345 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[7]$latch ; RD ; RD ; None ; None ; 2.166 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read1 ; dataout[3]$latch ; RD ; RD ; None ; None ; 3.504 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[1]$latch ; RD ; RD ; None ; None ; 2.110 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[6]$latch ; RD ; RD ; None ; None ; 1.954 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[4] ; cmd1[4] ; RD ; RD ; None ; None ; 0.501 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd1[5] ; set1[9] ; RD ; RD ; None ; None ; 1.349 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[5]$latch ; RD ; RD ; None ; None ; 1.991 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd[2] ; cmd2[2] ; RD ; RD ; None ; None ; 0.871 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[5]$latch ; RD ; RD ; None ; None ; 3.382 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; cmd0[5] ; dataout[3]$latch ; RD ; RD ; None ; None ; 1.947 ns ;
; N/A ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; read2 ; dataout[3]$latch ; RD ; RD ; None ; None ; 3.338 ns ;
+-------+------------------------------------------------+----------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'A1' ;
+-------+------------------------------------------------+----------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+----------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 73.34 MHz ( period = 13.636 ns ) ; wover2 ; wreset2 ; A1 ; A1 ; None ; None ; 0.646 ns ;
; N/A ; 76.29 MHz ( period = 13.108 ns ) ; set2[14] ; clk_out[2]$latch ; A1 ; A1 ; None ; None ; 3.289 ns ;
; N/A ; 76.75 MHz ( period = 13.030 ns ) ; set2[10] ; clk_out[2]$latch ; A1 ; A1 ; None ; None ; 3.275 ns ;
; N/A ; 77.80 MHz ( period = 12.854 ns ) ; set0[9] ; clk_out[0]$latch ; A1 ; A1 ; None ; None ; 3.261 ns ;
; N/A ; 78.19 MHz ( period = 12.790 ns ) ; set2[12] ; clk_out[2]$latch ; A1 ; A1 ; None ; None ; 3.126 ns ;
; N/A ; 79.50 MHz ( period = 12.578 ns ) ; set2[11] ; clk_out[2]$latch ; A1 ; A1 ; None ; None ; 3.049 ns ;
; N/A ; 79.61 MHz ( period = 12.562 ns ) ; set2[13] ; clk_out[2]$latch ; A1 ; A1 ; None ; None ; 3.016 ns ;
; N/A ; 79.87 MHz ( period = 12.520 ns ) ; set0[10] ; clk_out[0]$latch ; A1 ; A1 ; None ; None ; 3.098 ns ;
; N/A ; 80.13 MHz ( period = 12.480 ns ) ; set0[8] ; clk_out[0]$latch ; A1 ; A1 ; None ; None ; 3.265 ns ;
; N/A ; 80.37 MHz ( period = 12.442 ns ) ; set0[11] ; clk_out[0]$latch ; A1 ; A1 ; None ; None ; 3.065 ns ;
; N/A ; 81.42 MHz ( period = 12.282 ns ) ; set2[0] ; clk_out[2]$latch ; A1 ; A1 ; None ; None ; 3.818 ns ;
; N/A ; 82.22 MHz ( period = 12.162 ns ) ; set0[3] ; clk_out[0]$latch ; A1 ; A1 ; None ; None ; 3.916 ns ;
; N/A ; 83.64 MHz ( period = 11.956 ns ) ; wover0 ; wreset0 ; A1 ; A1 ; None ; None ; 0.500 ns ;
; N/A ; 84.15 MHz ( period = 11.884 ns ) ; set0[4] ; clk_out[0]$latch ; A1 ; A1 ; None ; None ; 3.601 ns ;
; N/A ; 84.65 MHz ( period = 11.814 ns ) ; set2[1] ; clk_out[2]$latch ; A1 ; A1 ; None ; None ; 3.419 ns ;
; N/A ; 84.67 MHz ( period = 11.810 ns ) ; set1[10] ; clk_out[1]$latch ; A1 ; A1 ; None ; None ; 2.672 ns ;
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